一种８位ＲＩＳＣ微控制器构架制造技术

本发明专利技术公开了一种新型的８位ＲＩＳＣ微控制器构架，其包括二级四段流水线结构，二级四段流水线结构包括：指令处理装置、数据读取装置、数据运算装置、数据写回装置、状态机和时钟发生器。通过上述结构使得各项时钟不交叉耦合，保证能够产生稳定的时钟，各装置间相互依靠、相互备份，而对数据的预处理和处理，又可使得该结构对于抗干扰能力有很大的提高，从而实现高生产率。

【技术实现步骤摘要】
本申请是申请日为2005年8月31日，申请号为200510029281.4，专利技术名称为《一种新型的8位RISC微控制器构架》的专利技术专利申请的分案申请。
本专利技术属于半导体集成电路设计领域，尤其涉及一种微控制器(MCU)系统构架。
技术介绍
近年来，微控制器的精简指令集(RISC)结构获得了广泛的普及。虽然RISC处理器应该具有什么特征还有不同的看法，但是各种RISC结构都有以下这些特征：(1)多数指令是单周期指令，以便于实现结构流水线化；(2)独立而且简单的加载和存储指令都是双周期指令；(3)指令解码通常都是硬连线实现而不是微解码，以便加快执行速度；(4)多数指令具有固定格式，以简化指令编码和译码；(5)较小的指令集和少数几种寻址模式；(6)数据通道流水线化，使处理过程高度并行；(7)采用大容量高速寄存器堆(或称为寄存器文件)，尽量避免与速度较低的系统RAM交换数据。RISC微控制器的这些特征也带来了一些本质的缺陷和不足：(1)指令集不可扩展；(2)流水线段及级数较多，带来了流水线段数据相关性判据的复杂性，有时甚至影响到流水线数据吞吐率；(3)数据存储器与程序存储器复用，没有专门的寄存器堆，或者是特殊寄存器堆与通用寄存器堆没有分开，影响了对这些寄存器的访问速度，限制了运行速度的提高；(4)没有采用可测性设计(DFT)，在应用中无法保证产品的制造生产质量；(5)而目前尚未解决的最大问题在于：对于两级四段流水线结-->构，各模块间无法相互备份、相互依靠，更不能对数据进行预处理和处理，严重影响了该结构的抗干扰能力。
技术实现思路
本专利技术需要解决的技术问题在于提供一种新型的8位RISC微控制器构架，以使得指令不仅完备，而且能够相互备份，相互依靠，对数据进行预处理，从而提高整个结构的抗干扰能力。本专利技术的技术方案为：包括程序总线、数据总线、程序存储器、通过程序总线连接到程序存储器的指令译码器、数据随机存储器(RAM)、寄存器堆、通用算术逻辑单元(ALU)和地址总线，上述部件通过微码操作控制结构实现；还包括一个二级四段流水线结构，由四相时钟驱动工作，每一段流水线在对应时钟相内完成功能，其特征在于，所述二级四段流水线结构包括：指令处理装置，用于完成指令译码、PC备份、双周期指令预处理、中断向量处理、端口变化中断预处理操作；数据读取装置，接收指令读取装置输出的寻址操作数和数据内容，并完成多个功能寄存器或数据寄存器读取，同时完成中断请求标志预处理操作；数据运算装置，接收指令处理装置输出的运算类型操作码、接收数据读取装置输出的数据内容，并完成算术逻辑运算装置(ALU)数据运算、端口变化终端处理、空闲模式激活预处理操作，同时读取下一条指令；-->数据写回装置，将数据运算装置的运算结果按照指令处理装置的操作数寻址部分做写回操作，包括完成ALU数据写回、内部中断和堆栈处理，同时完成PC处理，PC处理包括PC加1、PC出栈、PC跳转；时钟发生器，用于为上述四个装置提供四相时钟信号，同时产生所述二级四段流水线结构所需的同步时钟信号。上述数据写回装置中所述的中断处理和内部堆栈处理装置可以自动进行PC压栈和出栈处理。上述指令处理装置包括寄存器、指令译码器、端口预处理器、中断处理器、多路器、立即数处理器。上述数据读取装置包括数据寄存器、两个功能寄存器，多路器。上述数据运算装置包括算术逻辑运算单元、多路器、指令读取器、端口终处理器。上述数据写回装置包括数据寄存器、两个功能寄存器，中断处理器、堆栈处理器、PC处理器。本专利技术的微控制器构架还包括一套指令集，该指令集属于精简指令集，包含48条指令；所述指令处理装置的输出指令码分成3类：字节操作类、位操作类和立即数与控制类操作类。根据本专利技术的微控制器构架，其ALU完成所有指令都只需要一个时钟周期，在指令周期的第三时钟周期内完成。根据本专利技术的微控制器构架，其数据寄存器包括特殊寄存器和通用寄存器，利用地址映射电路把分布在不同的区和数据空间的特殊寄存器和通用寄存器的物理地址映射到连续的物理地址上。-->根据本专利技术的微控制器构架，所述中断处理和内部堆栈处理方式在调用子程序或中断处理时自动进行PC压栈和出栈操作，实现中断的高效处理。本专利技术的微控制器构架还包括一套指令集，属于精简指令集，包含48条指令，所述指令处理装置的输出指令码分为3类，即字节操作类、位操作类和立即数操作与控制类。其中字节操作类指令有28条，分别是对功能寄存器或者寄存器R的算术逻辑运算操作以及空操作；算术逻辑运算的结果按照标志位F写入目标寄存器，F如果为0，目标寄存器为数据写回装置内的功能寄存器A1(本文中的A0、A1、B0、B1只是功能寄存器的代号，可以替换；因为对于功能寄存器A0/A1在物理上的寻址为同一类功能寄存器A，在不同的装置内分别定义为A0/A1，即将功能寄存器A内容读至数据总线记为A0，从总线上将数据写入功能寄存器A记为A1；对于功能寄存器B0/B1在物理上的寻址为同一类功能寄存器B，在不同的装置中分别定义为B0/B1，即将功能寄存器B内容读至数据总线记为B0，从总线上将数据写入功能寄存器B记为B1。)；F如果为1，目标寄存器为R或数据写回装置内的功能寄存器B1。其中位操作类指令有4条，是对寄存器R某位进行清0或者置1的操作以及对位是否为0或者1进行判断操作；清0和置1的结果按照F做写回操作，如果是判断操作，将不进行写回操作。其中立即数与控制类操作指令有18条，是对立即数操作和对微控制器控制的指令。-->作为对本专利技术的改进，所述微控制器构架的中断包括硬件中断和软件中断，可以选择1个或多个中断入口地址，更加容易的判别不同的中断类型，使用多个中断入口地址模式，软中断优先级最高。作为对本专利技术的改进，所述微控制器构架的内部堆栈处理，采用独热码(One-Hot)状态机，使得PC压栈和出栈的操作更加稳定可靠。作为对本专利技术的改进，其字节操作类指令集中可包含8条程序执行不带进/借位的算术逻辑运算指令，这些指令将寄存器R和数据读取装置内的功能寄存器A0内容输入到算术运算单元ALU进行运算，将运算的结果按照标志位F做写回操作；这些寄存器运算指令包括加法、减法、加1、减1、逻辑与、逻辑同或、逻辑异或、逻辑求补码，其操作码分别对应的指令符号为ADD、SUB、INC、DEC、AND、IOR、XOR、COMP。作为对本专利技术的改进，其字节操作类指令集中可包含2条程序执行寄存器清0指令，这些指令包括对R清零CLR R和对数据读取装置内的功能寄存器A0清零并将结果写回A1的指令CLRA。作为对本专利技术的改进，其字节操作类指令集中可包含2条程序执行加/减1并判断指令，这些指令将R内容输入到ALU进行运算，将进行加/减1操作，判断结果是否为0来决定是否执行下一条指令，并将结果按照F做写回操作；这些指令包括加1判断、减1判断，其操作码分别对应的指令符号为JINC、JDEC。作为对本专利技术的改进，其字节操作类指令集中可包含2条程序执行带进/借位C的循环移位操作指令，这些指令将R内容以及C输入到ALU进行移位操作，并将结果按照F做写回操作；这些指令包括左移、右移-->指令，其操作码分别对应的指令符号为RL、RR。作为对本专利技术的改进，其字节操作类指令集中本文档来自技高网...

【技术保护点】
一种新型８位ＲＩＳＣ微控制器构架，其特征在于该微控制器结构包括：状态机、时钟发生器和二级四段流水线结构，所述状态机和时钟发生器相连，所述二级四段流水线结构包括：指令处理装置，与状态机相连，用于完成指令的译码、ＰＣ备份、双周期指令预处理、中断向量处理、端口变化预处理操作；数据读取装置，与状态机相连，用于接收指令处理装置输出的寻址操作数和数据内容，并完成多个功能寄存器或数据寄存器读取，同时完成中断请求标志预处理操作；数据运算装置，与状态机相连，用于接收指令处理装置输出的运算类型操作码、接收数据读取装置输出的数据内容，并完成算术逻辑运算装置数据运算、端口变化终处理、空闲模式激活预处理操作，同时读取下一条指令；数据写回装置，与状态机相连，用于将数据运算装置的运算结果按照指令处理装置的操作数寻址部分做写回操作，包括完成算术逻辑运算装置数据写回、内部中断和堆栈处理，同时完成ＰＣ处理，ＰＣ处理包括ＰＣ加１、ＰＣ出栈、ＰＣ跳转。

【技术特征摘要】
1.一种新型8位RISC微控制器构架，其特征在于该微控制器结构包括：状态机、时钟发生器和二级四段流水线结构，所述状态机和时钟发生器相连，所述二级四段流水线结构包括：指令处理装置，与状态机相连，用于完成指令的译码、PC备份、双周期指令预处理、中断向量处理、端口变化预处理操作；数据读取装置，与状态机相连，用于接收指令处理装置输出的寻址操作数和数据内容，并完成多个功能寄存器或数据寄存器读取，同时完成中断请求标志预处理操作；数据运算装置，与状态机相连，用于接收指令处理装置输出的运算类型操作码、接收数据读取装置输出的数据内容，并完成算术逻辑运算装置数据运算、端口变化终处理、空闲模式激活预处理操作，同时读取下一条指令；数据写回装置，与状态机相连，用于将数据运算装置的运算结果按照指令处理装置的操作数寻址部分做写回操作，包括完成算术逻辑运算装置数据写回、内部中断和堆栈处理，同时完成PC处理，PC处理包括PC加1、PC出栈、PC跳转。2.根据权利要求1所述的新型8位RISC微控制器构架，其特征在于所述指令处理装置包括：指令寄存器、指令译码器、端口预处理器、中断处理器、多路器和立即数处理器，所述指令寄存器和指令译码器通过程序总线相连，多路器和立即数处理器通过数据总线相连，端口预处理器与系统总线相连，中断处理器与地址总线相连。3.根据权利要求1或2所述的新型8位RISC微控制器构架，其特征在于所述数据读取装置包括：数据寄存器、第一功能寄存器、第二功能寄存器、多路器，其中，第一功能寄存器通过数据总线分别与数据寄存器和多路器相连，第二功能寄存器和多路器通过数据总线相连。4.根据权利要求3所述的新型8位RISC微控制器构架，其特征在于所述数据运算装置包括算术逻辑单元、多路器、指令读取器、端口终处理器，其中，算术逻辑单元通过数据总线分别与多路...

【专利技术属性】
技术研发人员：潘松，陈光胜，岳卫杰，刘桂蓉，
申请(专利权)人：上海海尔集成电路有限公司，
类型：发明
国别省市：31[中国|上海]