【技术实现步骤摘要】
本专利技术涉及数据处理系统领域。更具体地来说,本专利技术涉及用于 提高数据处理系统的操作安全的机制。
技术介绍
提升数据处理系统的操作安全正成为重要事宜。例如,数据处理 系统可以用于使用数字版权管理系统来处理受保护数据,例如版权〗呆 护的材料。此类系统可能需要执行安全检查代码并且在通过安全检查 之后才允许继续进一步处理,例如播放版权材料。安全机制可以是密 码检查或许可证检查机制。攻击此类安全机制的/>知形式是尝试绕过 安全程序代码、例如密码检查代码,并在看上去像是已通过安全检查 而继续处理一样的后一点处跳入程序。为了尝试和阻挡此类攻击,公知的是提供例如Intel IA32体系结构中支持的功能选通(flmction gating )和用于表示功能入口点和出口点的特定入口和出口操作码的 机制。但是此类机制存在不利的大量与之相关的附加开销,并且难以 不通过大量重写和重构现有计算机代码来对其进行添加。公知的,要使发布的入口点和出口点在编译时在不同软件模块上 可用。例如,高性能32位微处理器(National Semiconductor NS32532画20/ NS32532陽25/ NS32532-30 High隱Performance 32-Bit Microprocessor May 1991)描述一种系统,具有允许程序员在模块之 间进行调用的ENTER和EXIT指令,它们是各自权限中的不同程序 实体。其目的在于将才莫块加载到物理存储器中运行时确定的地址处,但是仍提供允许编译时建立功能在每个模块内的的相对地址。在运行 时,OS在存储器中建立并维护链接表 ...
【技术保护点】
一种用于处理数据的设备,所述设备包括: 可利用存储器地址来寻址的存储器,所述存储器地址具有存储器地址空间内的值,所述存储器地址空间具有至少第一域和第二域,域包含一组存储器地址; 耦合到所述存储器的指令提取电路,所述指令提取电路可用于使用所述存储器地址空间内的相应存储器地址来提取一系列程序指令; 耦合到所述指令提取电路的指令访问控制电路,所述指令访问控制电路响应与所述第一域内的第一存储器地址关联的第一指令的提取,然后响应与所述第二域内的第二存储器地址关联的第二指令的提取来执行如下操作: (i)根据所述第二指令的指令代码确定所述第二指令是否是允许的指令,在访问与所述第一域关联的指令之后开始执行与所述第二域关联的指令时允许执行所述允许的指令; (ii)如果所述第二指令不是允许的指令,则触发访问违规响应;其中: 所述存储器地址空间包括多个域,每个域具有与之关联的相应可编程能力,所述可编程能力指示至其他域的域转换中的哪些域转换需要经过允许的指令检查或不需要经过允许的指令检查。
【技术特征摘要】
GB 2007-4-3 0706491.81.一种用于处理数据的设备,所述设备包括可利用存储器地址来寻址的存储器,所述存储器地址具有存储器地址空间内的值,所述存储器地址空间具有至少第一域和第二域,域包含一组存储器地址;耦合到所述存储器的指令提取电路,所述指令提取电路可用于使用所述存储器地址空间内的相应存储器地址来提取一系列程序指令;耦合到所述指令提取电路的指令访问控制电路,所述指令访问控制电路响应与所述第一域内的第一存储器地址关联的第一指令的提取,然后响应与所述第二域内的第二存储器地址关联的第二指令的提取来执行如下操作(i)根据所述第二指令的指令代码确定所述第二指令是否是允许的指令,在访问与所述第一域关联的指令之后开始执行与所述第二域关联的指令时允许执行所述允许的指令;(ii)如果所述第二指令不是允许的指令,则触发访问违规响应;其中所述存储器地址空间包括多个域,每个域具有与之关联的相应可编程能力,所述可编程能力指示至其他域的域转换中的哪些域转换需要经过允许的指令检查或不需要经过允许的指令检查。2. 如权利要求1所述的设备,其特征在于,所述允许的指令是 允许的分支目标指令。3. 如权利要求2所述的设备,其特征在于,所述设备使用多个 程序指令集,每个程序指令集具有至少一个允许的分支目标指令,并 且所述指令访问控制电路确定所述第二指令是否是包含所述第二指 令的所述指令集的所述至少一个允许的分支目标指令的其中之一。4. 如权利要求1所述的设备,其特征在于,由所述设备的除所述指令访问控制电路之外的处理电路来将所述允许的指令作为空操 作指令来处理。5. 如权利要求1所述的设备,其特征在于,所述第一域的所述 可编程能力为所述多个域中的其他域,当所述其他域为所述第二域 时,指示所述指令访问控制电路是否激活以根据所述第二指令是否是 允许的指令来控制访问。6. 如权利要求1所述的设备,其特征在于,所述第二域的所述 可编程能力为所述多个域的其他域,当所述其他域是所述第一域时, 指示所述指令访问控制电路是否激活以根据所述第二指令是否是允 许的指令来控制访问。7. 如权利要求1所述的设备,其特征在于,每个域的所述可编 程能力包括与所述域关联的程序指令是否能够改动所述多个域的所 述可编程能力。8. 如权利要求1所述的设备,其特征在于,所述指令访问控制 电路还确定所述第一指令是否是允许的分支指令,以及如果所述第一 指令不是允许的分支指令,则触发所述访问违规响应。9. 如权利要求1所述的设备,其特征在于,当所述第一指令与 所述第二指令之间发生异常时,保存状态寄存器存储指示所述第 一域 的数据,以便从处理所述异常返回时,所述指令访问控制电路能够识 别所述第 一指令的所述第 一域以便控制对所述第二指令的访问。10. 如权利要求l所述的设备,其特征在于,所述存储器地址空 间是与所述存储器关联的虛拟存储器地址空间,所述第一域和所述第 二域是所述虚拟存储器地址空间内的域,存储器管理电路将虚拟存储 器地址映射到物理存储器地址。11. 如权利要求10所述的设备,其特征在于,指示哪些虚拟存 储器地址对应于哪些域的域指定数据被存储在所述存储器管理电路 中。12. 如权利要求l所述的设备,其特征在于,指示所述多个域的所述可编程能力的数据被存储在一个或多个可编程配置寄存器内。13. 如权利要求l所述的设备,其特征在于,所述访问违规响应 是如下的其中之一执行域违规异常处理代码; 存储器异常中止;执行访问违规异常处...
【专利技术属性】
技术研发人员:D克肖,LD史密斯,DJ西尔,RR格里森思怀特,
申请(专利权)人:ARM有限公司,
类型:发明
国别省市:GB[英国]
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