半导体封装制造技术

本申请公开一种半导体封装，包含一载体基板，包含相对的一第一表面和一第二表面；一第一芯片和一第二芯片，以并排方式安装在该载体基板的该第一表面上，其中该第一芯片在邻近该第二芯片的一第一侧边上设置有多个高速信号焊盘，该第二芯片在邻近该第一芯片的一第二侧边上设置有多个数据(DQ)焊盘；以及多条第一打线，直接电连接该多个高速信号焊盘至该多个数据(DQ)焊盘。据(DQ)焊盘。据(DQ)焊盘。

【技术实现步骤摘要】
半导体封装


[0001]本专利技术有关于半导体封装
，更具体地说，本专利技术有关于一种系统级封装(System-in-Package，SiP)。

技术介绍

[0002]随着便携式电子设备变得更小，电子设备中的半导体封装的尺寸也必须减小。为了实现这一点，系统级封装(SiP)技术被广泛使用，因为它可以增加半导体封装的容量。图1示出的是已知SiP封装的剖面结构示意图。如第1图所示，已知SiP封装1p是将多个芯片C1、C2设置在一封装基板S上，其中芯片C1、C2可以分别通过打线W1、W2接合至封装基板S上的金手指F1、F2，再经由封装基板S内的绕线T构成芯片C1、C2之间的信号通路。
[0003]然而，芯片C1、C2之间的高速信号通路，须经过打线W1、封装基板S上的金手指F1、封装基板S内的绕线T、封装基板S上的金手指F2、打线W2构成的电连接路径，而使用上述打线接合技术形成的信号互连会有信号完整性问题，例如由于电感阻抗不连续(impedance discontinuity)和打线之间的高串扰引起的高插入(high insertion)损失、高返回损失(high return loss)、裕度损失(margin loss)和通道谐振(channel resonance)。

技术实现思路

[0004]本专利技术的主要目的即在提供一种改良的半导体封装，可以改善上述先前技艺的不足与缺点。
[0005]根据本专利技术实施例，其公开一种半导体封装，包含一载体基板，包含相对的一第一表面和一第二表面；一第一芯片和一第二芯片，以并排方式安装在该载体基板的该第一表面上，其中该第一芯片在邻近该第二芯片的一第一侧边上设置有多个高速信号焊盘(bonding)，该第二芯片在邻近该第一芯片的一第二侧边上设置有多个数据(DQ)焊盘；以及多条第一打线，直接电连接该多个高速信号焊盘至该多个数据(DQ)焊盘。
[0006]根据本专利技术实施例，其中该第一芯片和该第二芯片以黏着层固定在该载体基板的该第一表面上。
[0007]根据本专利技术实施例，其中该载体基板的该第二表面上设置有多个焊球。
[0008]根据本专利技术实施例，其中该多个焊球为球型格栅阵列锡球。
[0009]根据本专利技术实施例，其中该第一芯片包含系统单芯片，该第二芯片包含晶粒堆栈或内存封装。
[0010]根据本专利技术实施例，其中该内存封装包含动态随机存取内存封装。
[0011]根据本专利技术实施例，其中该动态随机存取内存封装包含双倍数据速率3(DDR3)晶粒或双倍数据速率4(DDR4)晶粒。
[0012]根据本专利技术实施例，其中该第一芯片和该第二芯片的距离介于0.5mm至4.0mm之间。
[0013]根据本专利技术实施例，其中在该载体基板的该第一表面上，另设置有多个无源组件。
[0014]根据本专利技术实施例，其中该无源组件包含电容、电感或电阻。
[0015]根据本专利技术实施例，其中该多个数据(DQ)焊盘形成在一重布线层上。
[0016]根据本专利技术实施例，其中该第二芯片在远离该第一芯片的一第三侧边上设置有多个指令/地址(CA)焊盘。
[0017]根据本专利技术实施例，其中另包含多条第二打线，直接电连接该多个指令/地址(CA)焊盘至该载体基板的该第一表面上相应的金手指。
[0018]根据本专利技术实施例，其中另包含一模封塑料，包覆该第一芯片和该第二芯片。
[0019]根据本专利技术实施例，其中该多个高速信号焊盘在2133MT/s、2400MT/s或2666MT/s的速率下进行数据传输。
[0020]根据本专利技术实施例，其中该第二芯片在该第二侧边和第三侧边之间的第四侧边上设置有多个电源或接地(P/G)焊盘。
[0021]根据本专利技术实施例，其中另包含多条第三打线，直接电连接该多个电源或接地(P/G)焊盘至该载体基板的该第一表面上相应的金手指。
[0022]为让本专利技术上述目的及特征能更明显易懂，下文特举较佳实施方式，并配合附图，作详细说明如下。然而，如下文中的较佳实施方式与附图仅供参考与说明用，并非用来对本专利技术加以限制。
附图说明
[0023]图1示出的是已知SiP封装的剖面结构示意图。
[0024]图2为依据本专利技术一实施例所示出的半导体封装的俯视图。
[0025]图3为第2图中沿着切线I-I
’
所示的剖面结构示意图。
具体实施方式
[0026]在下文中，将参照附图说明细节，该些附图中的内容亦构成说明书细节描述的一部份，并且以可实行该实施例之特例描述方式来示出。下文实施例已描述足够的细节以使该领域的一般技术人员得以具以实施。当然，亦可实行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文之细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求书的范围来加以界定。
[0027]应当理解，尽管这里可以使用术语“第一”、“第二”等描述各组件、区域、层和/或部分，但是这些组件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个组件、区域、层或部分与另一组件、区域、层或部分区别开。因此，以下讨论的第一组件、区域、层或部分可以被称为第二组件、区域、层或部分而不背离示例性实施例的教导。
[0028]为便于描述此处可以使用诸如“在...之下”、“在...下面”、“下(lower)”、“在...之上”、“上(upper)”等空间相对性术语以描述如附图所示的一个组件或特征与另一个(些)组件或特征之间的关系。应当理解，空间相对性术语是用来概括除附图所示取向之外的器件在使用或操作中的不同取向的。例如，如果把附图中的器件翻转过来，被描述为“在”其他组件或特征“之下”或“下面”的组件将会在其它组件或特征的“上方”。因此，示例性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(如旋转90度)，此处所用的空间相对性描述符则做相应解释。
[0029]此中使用的术语“水平面(horizontal)”定义为平行于半导体芯片或芯片基板的主平面或主表面的平面，而不论其方向。术语“垂直”是指垂直于刚才定义的“水平面”的方向。当使用诸如“在
……
上”、“在
……
下”、“底部”、“顶部”、“侧面(如“侧壁(sidewall))”、“更高的”、“更低的”等术语时，均是指相对于水平面的定义。
[0030]本专利技术涉及一种改良的半导体封装，特别是打线接合系统级封装(Wire-bonding System-in-Package，WBSiP)。如前所述，由于系统级封装(SiP)技术能够增加半导体封装的容量，因此受到了广泛应用。然而，SiP内的芯片之间的高速信号通路，须经过打线、封装基板上的金手指和封装基板内的绕线所构成的电连接路径，导致信号失真问题。本专利技术可以改善这样的问题。
[0031]下文中，用语“系统级封装”或“SiP”是指多个具有不同功能的IC芯片或本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装，其特征在于，该半导体封装包含：一载体基板，包含相对的一第一表面和一第二表面；一第一芯片和一第二芯片，以并排方式安装在该载体基板的该第一表面上，其中该第一芯片在邻近该第二芯片的一第一侧边上设置有多个高速信号焊盘，该第二芯片在邻近该第一芯片的一第二侧边上设置有多个数据焊盘；以及多条第一打线，直接电连接该多个高速信号焊盘至该多个数据焊盘。2.如权利要求1所述的半导体封装，其特征在于，该第一芯片和该第二芯片以黏着层固定在该载体基板的该第一表面上。3.如权利要求1所述的半导体封装，其特征在于，该载体基板的该第二表面上设置有多个焊球，其中该多个焊球为球型格栅阵列锡球。4.如权利要求1所述的半导体封装，其特征在于，该第一芯片包含系统单芯片，该第二芯片包含晶粒堆栈或内存封装。5.如权利要求1所述的半导体封装，其特征在于，...

【专利技术属性】
技术研发人员：罗钦元，庄南卿，张智豪，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：