冗余时钟开关电路制造技术

本发明专利技术涉及一种冗余时钟开关电路（１００），包括两个延迟电路（１０２、１０４）和控制逻辑（１０６）。第一延迟电路（１０２）配置为对第一时钟信号（１０８）进行延迟，以产生第一延迟时钟信号（１１２）；第二延迟电路（１０４）配置为对第二时钟信号（１１０）进行延迟，以产生第二延迟时钟信号（１１４）。控制逻辑（１０６）配置为控制各延迟电路（１０２、１０４）以维持第一和第二延迟时钟信号（１１２、１１４）之间的相位对准。控制逻辑（１０６）还配置为选择第一和第二延迟时钟信号（１１２、１１４）的其中之一作为输出时钟信号（１１６）。

【技术实现步骤摘要】

本专利技术涉及一种冗余时钟开关电路。
技术介绍
计算机和其他数字电子系统的共同特点是使用由至少 一个数字时 钟信号驱动的同步逻辑。 一般，时钟信号以所选择的频率在逻辑"高，， 电平和逻辑"低"电平之间交替，该所选择的频率与正被驱动的逻辑电 路兼容。典型地，时钟信号由晶体驱动的振荡器电路产生，该晶体被直流(DC)电源电压激励而振荡。使用晶体通常得到精确到百万分之几的高稳定频率源。然而，虽然大多数时钟信号表现出精确度和稳定性，但是硬件问题 时常出现，导致时钟信号暂时或永久故障。这种故障可以包括时钟信号 的电压电平的明显改变、时钟信号的频率或相位中不可接受的变化(通 常称为"抖动")，或者甚至时钟信号的完全消失。任何这些故障都可 能导致相关数字电路的不正常工作。虽然诸如家用计算机、个人数字助 理(PDA)等的大多数低端计算系统和其他电子装置受时钟问题的影响， 但是由这种故障所引起的数据丟失却很少是灾难性的。然而，对于中端 和高端计算系统，诸如商业数据库和通信服务器，与时钟信号故障相关 的任何数据完整性问题或当机时间可能导致收入明显减少并且顾客满 意度下降。为了进行保护不受时钟信号错误的影响， 一 些计算机系统结合开关 电路采用两个独立的时钟信号源，以将其中 一个时钟信号送出来驱动系 统逻辑。因此，如果检测到一个时钟信号的问题，可以通过开关快速地 选择另一个时钟信号作为系统时钟信号。然而，具有表面上相同频率的两个独立的时钟信号源可能会彼此不 同相，并且还可能呈现出稍微不同的频率。结果，仅仅从一个时钟信号 切换到另一个时钟信号可能将信号毛刺(signal glitch)、短脉沖等 引入到正从开关输出的时钟信号中，又会对系统逻辑造成问题。因此，开关的输出经常被配置为驱动锁相环(PLL)电路，该锁相环电路被设 计为忽略所选择的时钟信号中的这种临时问题，同时产生具有与离开开 关的时钟信号相同频率的输出时钟信号。而且，PLL电路能够引入小的 相位误差到所选择的时钟信号中以解决输入时钟信号之间的相位差。不幸的是，使用PLL电路经常引入超过原始输入时钟信号抖动的额 外抖动到输出时钟信号中。该PLL电路也可能与耦接到输出时钟信号的 一个或多个其他PLL电路交互，有可能将级联PLL稳定性问题引入到所 涉及的其他PLL电路的每一个中。附图说明图1是根据本专利技术一实施例的冗余时钟开关电路的框图。图2是根据本专利技术 一实施例的在冗余时钟信号之间切换的方法的流程图。图3是根据本专利技术另一实施例的冗余时钟开关电路的框图。 图4是描述根据本专利技术一实施例的、在从一个时钟信号切换到另一 个时钟信号之前和之后的、图3的两个延迟电路的控制的理想时序图。具体实施例方式图1提供了本专利技术的一个实施例包括笫一延迟电路102、笫二延 迟电路104和控制逻辑106的冗余时钟开关电路100的框图。第一延迟 电路102被配置为对第一时钟信号108进行延迟，以产生第一延迟时钟 信号U2。类似地，第二延迟电路104被配置为对第二时钟信号IIO进 行延迟，以产生第二延迟时钟信号114。控制逻辑106被配置为控制第 一延迟电路102和第二延迟电路104以保持第一延迟时钟信号112和第 二延迟时钟信号114之间的相位对准。控制逻辑106还配置为选择延迟 时钟信号112、 114的其中之一作为输出时钟信号116。图2中通过流程图示出了本专利技术的另一个可能实施例 一种在冗余 时钟信号之间切换的方法200。在方法200中，对第一时钟信号进行延 迟，以产生第一延迟时钟信号(操作202 )。此外，对第二时钟信号进 行延迟，以产生第二延迟时钟信号(操作204 )。控制第一和第二时钟 信号的延迟，以保持第一和第二延迟时钟信号之.间的相位对准(操作 206 )。此外，选择第一和第二延迟时钟信号的其中之一作为输出时钟信号(操作208 )。虽然图2可能暗示了操作的特定顺序，但是方法200 的操作202-208可以不同于图2示出的顺序执行，包括在一些情况下同 时执行，而保持在此处所描述的本专利技术的范围内。图3示出了根据本专利技术另一个实施例的冗余时钟开关电路300。如 同图1的电路100—样，图3的冗余时钟开关电路300包括第一延迟电 路302,配置为延迟第一时钟信号308以产生第一延迟时钟信号312。 开关电路300还包括第二延迟电路304，配置为延迟第二时钟信号310 以产生第二延迟时钟信号314。延迟电路302、 304中的每一个将其时钟 信号308、 310延迟某个可控制的量，如下面所详细描述的。开关电路300还包括控制逻辑，该控制逻辑包括两个时钟检测电路 322、 324，两个延迟控制电路332、 334、相位检测器326、多路复用器 328和控制器330。开关电路300的另 一个实施例中还包括PLL电路340。 这些部件的每一个以及它们在开关电路300内的作用在下面详细讨论。笫一时钟检测电路322被配置为产生笫一时钟信号308的状态，而 第二时钟检测电路324被配置为产生第二时钟信号310的状态。每个时 钟检测电路322、 324可以指示在其相关时钟信号308、 310中是否检测 到问题或故障。例如，时钟检测电路322、 324可以冲企测不正常的电压 电平、不适当的峰到峰电压摆幅、窄("短")脉沖、不正确的频率以 及时钟信号308、 310的其他故障。当;f企测到时钟信号308、 310的其中 一个中的故障时，相关的时钟检测电路322、 324通过时钟错误信号362、 364指示该状态。在一个实施例中，时钟错误信号362、 364保持有效直 到相关的时钟信号308、 310所呈现出的故障或错误情况已緩和了某预 定时间期间。基于如时钟错误信号362、 364所指示的、与第一和第二时钟信号 308、 310相关的时钟信号状态，控制器330选择延迟时钟信号312、 314 的其中之一作为输出时钟信号316驱动逻辑电路，诸如微处理器、微控 制器、数字信号处理器(DSP)或其他同步逻辑。为此，控制器330使 用时钟选择信号324控制多路复用器328,多路复用器328接收第一和 第二延迟时钟信号312、 314作为输入，并且根据时钟选择信号324的 状态，使得这些时钟信号312、 314的其中之一通过作为输出时钟信号 316。在一个实施例中，第一和第二延迟电路302、 304将第一和第二时钟信号308、 310延迟一最小时间长度，该最小时间长度是允许控制器 330在第一或第二时钟信号308、 310中检测到的问题到达多路复用器 328的输入之前对时钟错误信号362、 364做出反应并且将多路复用器 328设置到希望的状态所需要的。开关电路300的这种配置可以防止时 钟信号错误被传输到输出时钟信号316。控制器330经由相位检测器326和延迟控制电路332、 334调节延 迟电路302、 304以保持第一和第二延迟时钟信号312、 314之间的相位 对准。这样做，相位错误不需要在控制器330经由多路复用器328从延 迟时钟信号312、 314的一个切换到另一个时被引入到输出时钟信号316 中。在一个实施例中，为了完成该任务，相位检测器326获取笫一和第 二延迟时钟信号312、 314并且产生本文档来自技高网...

【技术保护点】
一种冗余时钟开关电路（１００、３００），包括：　第一延迟电路（１０２、３０２），配置为对第一时钟信号（１０８、３０８）进行延迟，以产生第一延迟时钟信号（１１２、３１２）；　第二延迟电路（１０４、３０４），配置为对第二时钟信号（１１０、３１０）进行延迟，以产生第二延迟时钟信号（１１４、３１４）；以及　控制逻辑（１０６），配置为控制第一和第二延迟电路（１０２、１０４、３０２、３０４）以维持第一和第二延迟时钟信号（１１２、１１４、３１２、３１４）之间的相位对准，并且选择第一和第二延迟时钟信号（１１２、１１４、３１２、３１４）的其中之一作为输出时钟信号（１１６、３１６）。

【技术特征摘要】
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【专利技术属性】
技术研发人员：S麦科伊，
申请(专利权)人：惠普开发有限公司，
类型：发明
国别省市：US[美国]