【技术实现步骤摘要】
具有时钟共享的电路装置及相应方法
[0001]相关申请的交叉引用
[0002]本申请要求于2019年10月11日提交的意大利专利申请第102019000018587号的权益，该申请通过引用并入本文。
[0003]本专利技术总的来说涉及一种电子系统和方法，并且在具体实施例中，涉及具有时钟共享的电路装置以及相应方法。
技术介绍
[0004]已知的电子系统可包括一种电路装置，其包括作为主设备进行操作的微处理器以及包括多个外围电路(也称为外围设备)的至少一个从电路(例如，从设备)。多个外围设备可要求使用相应的时钟信号或时钟。从电路可通过从微处理器提供给从电路的输入端的外部时钟信号获取来获得相应的时钟信号。因此，外围设备可发现它们共享连续的参考时钟来用于它们的定时。例如，时钟可通过连续发送的脉冲序列来形成，或者在任何情况下，其时间间隔长于微处理器使用外围设备的时间间隔(例如，优选以恒定的标称频率)，使得以基于外围设备要求最慢时钟用于其操作的速率来交换数据。
[0005]然而，在一些实施方式中，微处理器和特定外围...
【技术保护点】
【技术特征摘要】
1.一种系统，包括：主电路；以及从电路，被配置为接收来自所述主电路的外部时钟信号，所述从电路包括第一外围电路和第二外围电路，所述第一外围电路和所述第二外围电路被配置为接收从所述外部时钟信号获得的相应的第一时钟信号和第二时钟信号，其中所述主电路被配置为根据分别用于所述第一外围电路和所述第二外围电路的两个不同的定时模式向所述从电路发送所述外部时钟信号，其中所述从电路包括逻辑电路，所述逻辑电路被配置为：生成锁定信号并将所述锁定信号提供给所述第一外围电路，所述锁定信号通过所述从电路的输出端子被提供给所述主电路，其中所述逻辑电路被配置为：当所述逻辑电路检测到所述从电路的给定操作模式时生成所述锁定信号，其中所述主电路被配置为：在接收到所述锁定信号之前根据所述两个不同的定时模式中的第一定时模式发送所述外部时钟信号，并且其中所述主电路被配置为：在接收到所述锁定信号之后根据所述两个不同的定时模式中的第二定时模式发送所述外部时钟信号，所述第二定时模式不同于所述第一定时模式。2.根据权利要求1所述的系统，其中所述系统被配置为：将表示所述给定操作模式的值编程在所述从电路的第一寄存器中；以及通过在所述第一寄存器中读取表示所述给定操作模式的所述值，检测所述给定操作模式。3.根据权利要求2所述的系统，其中所述系统被配置为：在生成所述锁定信号之后，擦除所述锁定信号，并且利用所述第一定时模式发送所述外部时钟信号。4.根据权利要求3所述的系统，其中所述主电路是微处理器，其中所述第一外围电路是串行接口，所述串行接口被配置为访问寄存器组，所述寄存器组包括所述第一寄存器，其中所述逻辑电路被配置为：通过验证对所述第二外围电路的访问是否被请求来检测所述从电路的操作模式，并且当对所述第二外围电路的访问被请求时，所述逻辑电路被配置为发送所述锁定信号以禁止所述串行接口的操作，其中所述第二定时模式是连续定时模式(CT)，并且其中擦除所述锁定信号使能所述串行接口用于数据的传输。5.根据权利要求4所述的系统，其中所述第二外围电路包括非易失性存储器。6.根据权利要求5所述的系统，其中所述逻辑电路被配置为：通过检测对访问所述非易失性存储器的请求的结束，擦除所述锁定信号。7.根据权利要求4所述的系统，其中所述微处理器被配置为：通过向所述串行接口提供解锁序列，擦除所述锁定信号，以向所述寄存器组中的第二寄存器写入解锁值，以生成提供给所述逻辑电路的解锁信号，其中所述逻辑电路被配置为：响应于接收到所述解锁信号来去激活所述锁定信号。8.根据权利要求7所述的系统，其中所述第二寄存器被配置为提供所述解锁信号。9.根据权利要求7所述的系统，其中在擦除所述锁定信号之后，所述系统被配置为：通过擦除所述第二寄存器，去激活所述解锁信号。10.根据权利要求4所述的系统，其中所述串行接口包括移位寄存器，所述移位寄存器被配置为向所述寄存器组传输串行数据，并且其中所述串行接口被配置为在接收到所述锁定信号之后阻止所述移位寄存器的操作。11.根据权利要...
【专利技术属性】
技术研发人员：L，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：
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