多位并行逐次逼近(SA)闪速模数转换器(ADC)电路制造技术

公开了多位并行逐次逼近(SA)闪速模数转换器(ADC)电路。在一个方面，多位并行SA闪速ADC电路包括数模转换器(DAC)电路，其接收参考电压和试验位代码并生成DAC模拟信号。SA闪速ADC电路包括并行比较器级，其各自包括等于二(2)的对应并行比较器级的数字位数目次幂的量减去一(1)的一个或多个比较器电路。每个比较器电路接收模拟输入信号和对应的DAC模拟信号，并且生成数字信号。如果模拟输入信号具有与对应的DAC模拟信号相比更大的电压，则每个比较器电路的数字信号为逻辑高，并且如果模拟输入信号具有更小的电压，则每个比较器电路的数字信号为逻辑低。与每个并行比较器级相对应的数字信号被用于生成数字输出信号。

【技术实现步骤摘要】
【国外来华专利技术】多位并行逐次逼近(SA)闪速模数转换器(ADC)电路相关申请的交叉引用本专利申请要求于2018年8月27日提交的题为“MULTIPLE-BITPARALLELSUCCESSIVEAPPROXIMATION(SA)FLASHANALOG-TO-DIGITALCONVERTER(ADC)CIRCUITS”的申请号16/113,619的优先权，其被转让给受让人，并且由此通过引用明确地并入本文。
本公开的技术一般地涉及模数转换器(ADC)电路，并且具体地涉及逐次逼近(SA)闪速(Flash)ADC电路。
技术介绍
基于处理器的系统结合执行各种功能而采用信号的模数转换。实现这样的模数转换的一个方法是使用闪速模数转换器(ADC)电路。闪速ADC电路的操作涉及将多个比较器并行，以在转换过程期间，将输入电压信号与从参考电压并行生成的一系列模拟信号进行比较。具体地，闪速ADC电路中的每个比较器均异步操作，使得在无需参考时钟信号的情况下，执行每个比较。闪速ADC电路使用输入电压信号与模拟信号的每个比较结果来生成数字输出信号的最终值。例如，常本文档来自技高网...

【技术保护点】
1.一种多位并行逐次逼近(SA)闪速模数转换器(ADC)电路，包括：/n数模转换器(DAC)电路，被配置为：/n接收参考电压；以及/n生成多个DAC模拟信号，其中每个DAC模拟信号基于所述参考电压；/n系统比较电路，包括多个并行比较器级，其中所述多个并行比较器级中的每个并行比较器级包括：/n一个或多个比较器电路，其中：/n每个并行比较器级的所述一个或多个比较器电路的数目等于二(2)的对应并行比较器级的数字位数目次幂的量减去一(1)；并且/n所述一个或多个比较器电路中的每个比较器电路被配置为：/n接收模拟输入信号；/n接收对应DAC模拟信号；以及/n生成数字信号，其中：/n如果所述模拟输入信号具...

【技术特征摘要】
【国外来华专利技术】20180827 US 16/113,6191.一种多位并行逐次逼近(SA)闪速模数转换器(ADC)电路，包括：
数模转换器(DAC)电路，被配置为：
接收参考电压；以及
生成多个DAC模拟信号，其中每个DAC模拟信号基于所述参考电压；
系统比较电路，包括多个并行比较器级，其中所述多个并行比较器级中的每个并行比较器级包括：
一个或多个比较器电路，其中：
每个并行比较器级的所述一个或多个比较器电路的数目等于二(2)的对应并行比较器级的数字位数目次幂的量减去一(1)；并且
所述一个或多个比较器电路中的每个比较器电路被配置为：
接收模拟输入信号；
接收对应DAC模拟信号；以及
生成数字信号，其中：
如果所述模拟输入信号具有与所述对应DAC模拟信号相比更大的电压，则所述数字信号具有逻辑高值；并且
如果所述模拟输入信号具有与所述对应DAC模拟信号相比更小的电压，则所述数字信号具有逻辑低值；并且
所述系统比较电路被配置为基于每个对应数字信号来生成与每个并行比较器级相对应的一个或多个数字位，其中所述一个或多个数字位共同生成数字输出信号，所述数字输出信号是所述模拟输入信号的数字表示。


2.根据权利要求1所述的多位并行SA闪速ADC电路，其中所述DAC电路包括多个DAC阵列，所述多个DAC阵列中的每个DAC阵列对应于所述多个并行比较器级中的并行比较器级并且包括若干单输出DAC电路，其中：
每个DAC阵列的单输出DAC电路的数目等于对应并行比较器级的所述一个或多个比较器电路的数目；
所述DAC阵列中与所述数字输出信号的最高有效位相对应的每个单输出DAC电路被配置为：
接收包括数字位序列的对应试验位代码，所述数字位序列具有针对与所述数字输出信号相对应的一个或多个数字位而定义的值；以及
生成所述对应DAC模拟信号，其中每个对应DAC模拟信号基于所述参考电压和所述对应试验位代码；并且
除了与所述最高有效位相对应的所述DAC阵列之外的所述多个DAC阵列的每个单输出DAC电路被配置为：
接收每个并行比较器级的对应试验位代码和一个或多个数字位；以及
生成所述多个DAC模拟信号，其中每个DAC模拟信号基于所述参考电压、所述对应试验位代码以及对应的一个或多个数字位。


3.根据权利要求2所述的多位并行SA闪速ADC电路，其中所述系统比较电路还包括温度计至二进制(TTB)电路，被配置为：
从所述多个并行比较器级中的每个并行比较器级的所述一个或多个比较器电路接收所述数字信号；以及
生成与每个并行比较器级相对应的所述一个或多个数字位，其中所述一个或多个数字位共同生成所述数字输出信号，所述数字输出信号是所述模拟输入信号的所述数字表示。


4.根据权利要求1所述的多位并行SA闪速ADC电路，其中所述DAC电路包括多输出DAC电路，所述多输出DAC电路包括多个DAC级，其中：
所述多个DAC级中的每个DAC级对应于所述多个并行比较器级中的并行比较器级；并且
所述多个DAC级中的每个DAC级被配置为：
接收对应顶部电压和对应底部电压，其中所述对应顶部电压和所述对应底部电压的电压范围基于所述参考电压；以及
基于所述对应顶部电压和所述对应底部电压，生成若干DAC模拟信号，其中所述DAC模拟信号的数目等于每个对应并行比较器级中的所述一个或多个比较器电路的数目。


5.根据权利要求4所述的多位并行SA闪速ADC电路，其中所述系统比较电路还包括温度计至二进制(TTB)电路，被配置为：
从所述多个并行比较器级中的每个并行比较器级的所述一个或多个比较器电路接收所述数字信号；以及
生成与每个并行比较器级相对应的所述一个或多个数字位，其中所述一个或多个数字位共同生成所述数字输出信号，所述数字输出信号是所述模拟输入信号的所述数字表示。


6.根据权利要求4所述的多位并行SA闪速ADC电路，其中由所述多个DAC级中的每个DAC级生成的所述若干DAC模拟信号具有作为所述电压范围的划分的值。


7.根据权利要求4所述的多位并行SA闪速ADC电路，其中所述多个DAC级中的每个DAC级包括电阻器旋转电路，所述电阻器旋转电路被配置为通过生成所述电压范围的划分来生成对应若干DAC模拟信号。


8.根据权利要求7所述的多位并行SA闪速ADC电路，其中每个DAC级的所述电阻器旋转电路包括：
顶部电压输入节点，被配置为接收所述对应顶部电压；
底部电压输入节点，被配置为接收所述对应底部电压；
解码器电路，被配置为：
接收所述对应并行比较器级的所述一个或多个数字位；以及
基于所述一个或多个数字位来生成若干解码信号，其中所述解码信号的数目等于二(2)的所述一个或多个数字位的数目次幂；
多个反相器，其中每个反相器配置为：
接收对应解码信号；以及
生成对应反相解码信号；
多个开关，其中：
若干开关被配置为接收所述对应反相解码信号；并且
若干开关被配置为接收所述对应解码信号；以及
多个电阻器，与被配置为接收所述对应反相解码信号的所述若干开关交替地串联连接，其中所述多个电阻器被布置为使得所述多个电阻器将所述电压范围划分到所述若干DAC模拟信号和被提供给下一DAC级的所述顶部电压和所述底部电压。


9.根据权利要求1所述的多位并行SA闪速ADC电路，包括四(4)个并行比较器级，其中每个并行比较器级包括三(3)个比较器电路，使得所述多位并行SA闪速ADC电路被配置为生成十二(12)位数字输出信号。


10.根据权利要求1所述的多位并行SA闪速ADC电路，包括两(2)个并行比较器级，其中每个并行比较器级包括三(3)个比较器电路，使得所述多位并行SA闪速ADC电路被配置为生成六(6)位数字输出信号。


11.根据权利要求1所述的多位并行SA闪速ADC电路，被集成到集成电路(IC)中。


12.根据权利要求1所述的多位并行SA闪速ADC电路，被集成到选自以下组的设备中，所述组包括：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；全球定位系统(GPS)设备；移动电话；蜂窝电话；智能手机；会话发起协议(SIP)电话；平板电脑；平板手机；服务器；计算机；便携式计算机；移动计算设备；可穿戴计算设备；台式计算机；个人数字助理(PDA)；监视器；计算机监视器；电视；调谐器；收音机；卫星收音机；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘(DVD)播放器...

【专利技术属性】
技术研发人员：B·L·普赖斯，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US