GOA电路、阵列基板及显示装置制造方法及图纸

本发明专利技术实施例公开了一种GOA电路、阵列基板和显示装置，GOA电路包括级联的多级GOA单元，GOA单元包括：上拉模块(220；320)，上拉模块(220；320)包括第一节点(PU)，第一节点(PU)处的电压信号用于控制扫描信号的输出，在GOA电路的一个周期内第一节点(PU)存在维持高电平的维持阶段；下拉控制模块(230；330；430)包括第五薄膜晶体管(M5)，第五薄膜晶体管(M5)的第二端与低电平信号线(250)电连接，第一端与第一节点(PU)电连接，栅极与第二节点(PD)电连接，第二节点(PD)用于接收下拉控制信号，当第一节点(PU)处在维持阶段时，第二节点(PD)处的电压被低电平信号线(250)拉低为低电平。GOA电路具有可防止拉升后的扫描信号提前关闭的优点。

【技术实现步骤摘要】
【国外来华专利技术】GOA电路、阵列基板及显示装置
本专利技术涉及显示
，特别涉及一种GOA电路、阵列基板及显示装置。
技术介绍
近年来，GOA(Gatedriveronarray，阵列基板栅极驱动)电路广泛应用于LCD和AMOLED等电子显示器中，它是显示面板的关键部分，用于向像素矩阵提供扫描信号。GOA电路包括级联的多个GOA单元，图1为现有技术第N级GOA单元的电路图，请参见图1，GOA单元包括上拉控制模块110、上拉模块120、下拉控制模块130、下拉模块140和低电平信号线150，其中，上拉控制模块110、上拉模块120、下拉控制模块130、下拉模140的具体电路请参见图1，在此就不再赘述，其中，在上拉模块120中存在第一节点PU，第一节点PU处的电压用于控制第三薄膜晶体管M3的开启或者关闭。图2是GOA电路的时序图，请结合图1和图2，当第N-1级GOA单元的输出GoutN-1为高电平时，此时第一电容C1充电，当GoutN-1变为低电平时，此时第一节点PU维持为高电平，第三薄膜晶体管M3维持开启状态，此时一般说来VDDOdd信号与VDDEven信号两者之一为高电平，假定VDDOdd信号为高电平，则第二薄膜晶体管M2和第八薄膜晶体管M8开启，形成第二薄膜晶体管M2、第八薄膜晶体管M8、低电平信号线150的通路，从而第二节点PDOdd处的电压会高于低电平信号线150上的低电平VGL，同样，当VDDEven信号为高电平时，第三节点PDEven处的电压会高于低电平信号线150上的低电平VGL，从而导致第四薄膜晶体管M4、M4’漏电流增大，导致第一节点PU处的高电平会下降，有可能导致第三晶体管M3提前截止，导致本级拉升后的扫描信号GoutN提前关闭，造成像素矩阵内的像素充电不足。
技术实现思路
本专利技术实施例所要解决的技术问题在于，提供一种GOA电路、阵列基板及显示装置。可防止拉升后的扫描信号提前关闭的问题。为了解决上述技术问题，本专利技术第一方面一实施例提供了一种GOA电路，所述GOA电路包括级联的多级GOA单元，所述GOA单元包括：上拉控制模块，用于根据上一级GOA单元输出的扫描信号的控制生成本级的扫描控制信号；上拉模块，用于根据所述本级的扫描控制信号以及时钟信号拉升本级的扫描信号，所述上拉模块包括第一节点，所述第一节点处的电压信号用于控制扫描信号的输出，在GOA电路的一个周期内所述第一节点存在维持高电平的维持阶段；下拉控制模块，用于根据时钟信号输出下拉控制信号，根据下拉控制信号拉低第一节点的电平信号；下拉模块，用于根据下拉控制信号，拉低本级的扫描信号；低电平信号线，其用于输出低电平信号，其分别与下拉控制模块和下拉模块电连接；其中，所述下拉控制模块包括第五薄膜晶体管，所述第五薄膜晶体管的第二端与低电平信号线电连接，其第一端与第一节点电连接，其栅极与第二节点电连接，所述第二节点用于接收下拉控制信号，当第一节点处在维持阶段时，所述第二节点处的电压被低电平信号线拉低为低电平本专利技术第二方面一实施例提供了一种阵列基板，包括上述的GOA电路；本专利技术第三方面一实施例提供了一种显示装置，包括上述的阵列基板。实施本专利技术实施例，具有如下有益效果：由于下拉控制模块包括第五薄膜晶体管，第五薄膜晶体管第一端与第一节点电连接，其第二端与低电平信号线电连接，其栅极与第二节点电连接。当第一节点处在维持阶段时，第二节点处的电压被低电平信号线拉低为低电平，此时第二节点处的电压与低电平信号线上的电压接近相同，此时第五薄膜晶体管处于关闭状态，漏电流非常小，从而第一节点处的高电平信号下降非常小，拉升后的扫描信号的输出不会提前关闭，从而不会出现像素充电不足的问题。而且，本专利技术的GOA单元所需要的元器件比较少，适用于窄边框的电路设计。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是现有技术第N级GOA单元的电路图；图2是现有技术GOA电路的时序图；图3是本专利技术第一实施例第N级GOA单元的电路图；图4是本专利技术第一实施例GOA电路的时序图；图5是本专利技术第二实施例第N级GOA单元的电路图；图6是本专利技术第二实施例GOA电路的时序图；图7是本专利技术第三实施例第N级GOA单元的电路图；图8是本专利技术第三实施例GOA电路的时序图；图示标号：110、210-上拉控制模块；120、220、320-上拉模块；130、230、330、430-下拉控制模块；140、240-下拉模块；150、250-低电平信号线；M1-M6-第一-第六薄膜晶体管；M7’、M7-第七薄膜晶体管；M8’、M8-第八薄膜晶体管；M9、M10-第九、第十薄膜晶体管；M14-第十四薄膜晶体管；M20-第二十薄膜晶体管；PU-第一节点；PD、PDOdd-第二节点；PDEven-第三节点；VGL-低电平信号；VGH-高电平信号；CK1-第一时钟信号；CK2-第二时钟信号；CK3-第三时钟信号；CK4-第四时钟信号。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本申请说明书、权利要求书和附图中出现的术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。此外，术语“第一”、“第二”和“第三”等是用于区别不同的对象，而并非用于描述特定的顺序。第一实施例本专利技术实施例提供一种GOA电路，GOA电路与多条扫描线电连接，每条扫描线与多个薄膜晶体管的栅极电连接，多个该薄膜晶体管的每一个的汲极与像素电容电连接，多个该薄膜晶体管的每一个的源极用于输入像素电压。所述GOA电路包括级联的多级GOA单元，每级GOA单元与一条扫描线电连接，每个GOA单元输出扫描信号给对应的扫描线，与扫描线电连接的多个薄膜晶体管根据扫描信号而开启或关闭。在本实施例中，GOA电路包括M级GOA单元，其中，第二级GOA单元与第一级GOA单元电连接，第三级GOA单元与第二级GOA单元电连接，第四级GOA单元与第三级GOA单元电连接…第M级GOA单元与第M-1级GOA单元电连接，每级GOA单元与一条扫描线电连接。在这里，以第N级GOA单元为例进行说明，其中N为正整数且1＜N≤M，请参见图3，第N级GOA单元包括上拉控制模块210、上拉模块220、下拉控制模本文档来自技高网...

【技术保护点】
一种GOA电路，其特征在于，所述GOA电路包括级联的多级GOA单元，所述GOA单元包括：/n上拉控制模块，用于根据上一级GOA单元输出的扫描信号的控制生成本级的扫描控制信号；/n上拉模块，用于根据所述本级的扫描控制信号以及时钟信号拉升本级的扫描信号，所述上拉模块包括第一节点，所述第一节点处的电压信号用于控制扫描信号的输出，在GOA电路的一个周期内所述第一节点存在维持高电平的维持阶段；/n下拉控制模块，用于根据时钟信号输出下拉控制信号，根据下拉控制信号拉低第一节点的电平信号；/n下拉模块，用于根据下拉控制信号，拉低本级的扫描信号；/n低电平信号线，其用于输出低电平信号，其分别与下拉控制模块和下拉模块电连接；/n其中，所述下拉控制模块包括第五薄膜晶体管，所述第五薄膜晶体管的第二端与低电平信号线电连接，其第一端与第一节点电连接，其栅极与第二节点电连接，所述第二节点用于接收下拉控制信号，当第一节点处在维持阶段时，所述第二节点处的电压被低电平信号线拉低为低电平。/n

【技术特征摘要】
【国外来华专利技术】一种GOA电路，其特征在于，所述GOA电路包括级联的多级GOA单元，所述GOA单元包括：
上拉控制模块，用于根据上一级GOA单元输出的扫描信号的控制生成本级的扫描控制信号；
上拉模块，用于根据所述本级的扫描控制信号以及时钟信号拉升本级的扫描信号，所述上拉模块包括第一节点，所述第一节点处的电压信号用于控制扫描信号的输出，在GOA电路的一个周期内所述第一节点存在维持高电平的维持阶段；
下拉控制模块，用于根据时钟信号输出下拉控制信号，根据下拉控制信号拉低第一节点的电平信号；
下拉模块，用于根据下拉控制信号，拉低本级的扫描信号；
低电平信号线，其用于输出低电平信号，其分别与下拉控制模块和下拉模块电连接；
其中，所述下拉控制模块包括第五薄膜晶体管，所述第五薄膜晶体管的第二端与低电平信号线电连接，其第一端与第一节点电连接，其栅极与第二节点电连接，所述第二节点用于接收下拉控制信号，当第一节点处在维持阶段时，所述第二节点处的电压被低电平信号线拉低为低电平。


如权利要求1所述的GOA电路，其特征在于，所述时钟信号包括第二时钟信号、第三时钟信号，其中所述第三时钟信号的高电平时间段紧接所述第二时钟信号的高电平时间段并且两个高电平时间段相邻，所述上拉模块接收所述第二时钟信号，所述下拉控制模块接收所述第三时钟信号。


如权利要求2所述的GOA电路，其特征在于，在一个时间周期内至少所述第二时钟信号、第三时钟信号的高电平时间段依序交替循环。


如权利要求2所述的GOA电路，其特征在于，所述下拉控制模块还包括第六-第十薄膜晶体管，其中，所述第六薄膜晶体管的第一端、第八薄膜晶体管的第一端和第八薄膜晶体管的栅极接收所述第三时钟信号，所述第六薄膜晶体管的第二端与所述第二节点电连接，所述第六薄膜晶体管的栅极与所述第八薄膜晶体管的第二端电连接，第七薄膜晶体管的第一端与所述第二节点电连接，第七薄膜晶体管的栅极与所述上拉控制模块的输出端电连接，即经由第二薄膜晶体管与所述第一节点电连接，所述第七薄膜晶体管的第二端电连接所述低电平信号线，所述第八薄膜晶体管的第二端与第十薄膜晶体管的栅极电连接，所述第十薄膜晶体管的第一端与所述第八薄膜晶体管的栅极电连接，所述第十薄膜晶体管的栅极、第二端与第九薄膜晶体管的第一端电连接，所述第九薄膜晶体管的栅极与上拉控制模块的输出端电连接，所述第九薄膜晶体管的第二端电连接低电平信号线。


如权利要求4所述的GOA电路，其特征在于，所述上拉模块包括第二薄膜晶体管和第三薄膜晶体管，所述第二薄膜晶体管的第一端与上拉控制模块电连接，所述第二薄膜晶体管的栅极接收高电平，所述第二薄膜晶体管的第二端与第一节点电连接，所述第三薄膜晶体管的栅极电连接第一节点，所述第三薄膜晶体管的第一端接收第二时钟信号，所述第三薄膜晶体管的第二端用于输出扫描信号。


如权利要求1所述的GOA电路，其特征在于，所述时钟信号包括第一时钟信号、第二时钟信号、第三时钟信号，其中第二时钟信号的高电平时间段紧接第一时钟信号的高电平时间段并且两个高电平时间段相邻，第三时钟信号的高电平时间段紧接第二时钟信号的高电平时间段并且两个高电平时间段相邻，所述上拉模块接收第一时钟信号、第二时钟信号，所述下拉控制模块接收第三时钟信号。


如权利要求6所述的GOA电路，其特征在于，在一个时间周期内至少所述第一时钟信号、第二时钟信号、第三时钟信号的高电平时间段依序交替循环。


如权利要求6所述的GOA电路，其特征在于，所述下拉控制模块还包括第六-第九薄膜晶体管、第三电容，其中，所述第六薄膜晶体管的第一端、第八薄膜晶体管的第一端和栅极接收第三时钟信号，第六薄膜晶体管的第二端与第二节...

【专利技术属性】
技术研发人员：颜尧，
申请(专利权)人：深圳市柔宇科技股份有限公司，
类型：发明
国别省市：广东;44