一种多通道大带宽的信号同步采集方法与系统技术方案

本发明专利技术提供一种多通道大带宽的信号同步采集方法与系统，涉及电子电路技术领域。该多通道大带宽的信号同步采集方法与系统包括时钟处理单元，所述时钟处理单元的输出端设有同步探测模块，所述同步探测模块的输出端设有信号采集单元和数据整型模块。该多通道大带宽的信号同步采集方法与系统实现真正意义上对于多通道、大带宽的信号进行同步采集的系统，本发明专利技术可实现自多个通道采集的信号间相位差保持恒定即实现信号的同步采集，同时大带宽需求下对信号进行同步采集的时钟稳定，保持较高的信号采集质量和较快的同步处理速度。

【技术实现步骤摘要】
一种多通道大带宽的信号同步采集方法与系统
本专利技术涉及电子电路
，具体为一种多通道大带宽的信号同步采集方法与系统。
技术介绍
多通道大带宽信号同步采集系统广泛应用在仿真测试领域当中,不同的应用场景下往往需要获取通道间信号的相位关系,这就使得多通道采集系统不但具有获取通道本身信号信息的能力,还能获取通道间的相关性信息。这就需要对多通道的采集系统进行同步处理。同步处理后的采集系统,同一信号输入多个通道后的采集数据之间相位差保持一致。传统的多通道采集系统通常在一块板卡上设计多片模拟数字转换芯片，模拟数字转换芯片的数据和时钟都由FPGA产生来实现。虽然这种传统的处理方法可实现多个模拟数字转换芯片的时序控制，但由于FPGA自身数据处理速率的限制，无法满足在较大带宽要求下传输多通道的信号需求。且现有多通道采集系统的技术已显现出成本高、同步操作复杂等缺点。随着信号处理技术的迅猛发展，以FPGA等大规模可编程逻辑器件的硬件平台为依托，通过外部供给高频稳定的时钟和简便经济的信号采集系统来实现雷达信号模拟具有极大的优越性。
技术实现思路
(一)解决的技术问题针对现有技术的不足，本专利技术提供了一种多通道大带宽的信号同步采集方法与系统，以解决上述
技术介绍
中提出的问题。(二)技术方案为实现以上目的，本专利技术通过以下技术方案予以实现：一种多通道大带宽的信号同步采集系统，包括时钟处理单元，所述时钟处理单元的输出端设有同步探测模块，所述同步探测模块的输出端设有信号采集单元和数据整型模块，所述信号采集单元的输出端设有信号调节模块，所述信号调节模块的输出端与同步探测模块的输入端相连接，所述信号采集单元为多组ADC芯片组成，所述时钟处理单元为七组输出端口组成。优选的，所述时钟处理单元为稳定输出高频率时钟的时钟芯片组成用于向ADC芯片和FPGA提供同步时钟作为ADC芯片同步工作和FPGA进行信号同步处理的参考依据。优选的，所述信号调节模块3用于在接收到来自ADC的信号后，以时钟处理单元提供的参考时钟脉冲作为依据，探测所有通道间的同步性和一致性，期间多次同时复位进行调整，保证各个ADC芯片发出信号的相位保持一致。优选的，所述同步探测模块用于在执行解码后，以来自时钟处理单元的参考时钟脉冲作为依据，在同步探测模块判断通道间是否同步，根据具体要求，将各通道的大带宽数据进行整型，调整至要求的格式进行输出。优选的，所述同步探测模块还可以用于在执行解码后，以来自时钟处理单元的参考时钟脉冲作为依据，在同步探测模块判断通道间是否同步，若通道间未同步则向所有信号采集单元发送复位信号，重启全部通道直至所有通道完成同步。一种多通道大带宽的信号同步采集方法，具体步骤为：步骤一：在板卡上电后驱动6片支持大带宽信号采集的ADC芯片，使信号采集单元根据JESD204B协议要求与FPGA之间建立同步关系；步骤二：向24个射频信号输入端口输入射频信号，同时向时钟处理单元提供时钟脉冲信号作为产生7组同频率同相位的时钟信号；步骤三：如图2所示，FPGA作为平台，在接收到来自信号采集单元的数据后，首先按照信号采集单元的编码规则对数据进行解码；步骤四：信号在执行解码后，以来自时钟处理单元的参考时钟脉冲作为依据，在同步探测模块判断通道间是否同步；步骤五：若通道间未同步则向所有信号采集单元发送复位信号，重启全部通道直至所有通道完成同步。本专利技术提供了一种多通道大带宽的信号同步采集方法与系统，其具备的有益效果如下：该多通道大带宽的信号同步采集方法与系统实现真正意义上对于多通道、大带宽的信号进行同步采集的系统，本专利技术可实现自多个通道采集的信号间相位差保持恒定即实现信号的同步采集，同时大带宽需求下对信号进行同步采集的时钟稳定，保持较高的信号采集质量和较快的同步处理速度。附图说明图1是在本专利技术一种优选实施方式中多通道大带宽信号采集实现方法的原理框图，图2使在本专利技术一种优选实施方式中FPGA对多通道信号的同步实现方法的原理框图。图中：1、时钟处理单元；2、信号采集单元；3、信号调节模块；4、同步探测模块；5、数据整型模块。具体实施方式本专利技术实施例提供一种多通道大带宽的信号同步采集方法与系统，如图1-2所示，包括时钟处理单元1，所述时钟处理单元1为稳定输出高频率时钟的时钟芯片组成用于向ADC芯片和FPGA提供同步时钟作为ADC芯片同步工作和FPGA进行信号同步处理的参考依据，所述时钟处理单元1的输出端设有同步探测模块4，所述同步探测模块4还可以用于在执行解码后，以来自时钟处理单元1的参考时钟脉冲作为依据，在同步探测模块判断通道间是否同步，若通道间未同步则向所有信号采集单元发送复位信号，重启全部通道直至所有通道完成同步，所述同步探测模块4用于在执行解码后，以来自时钟处理单元1的参考时钟脉冲作为依据，在同步探测模块判断通道间是否同步，根据具体要求，将各通道的大带宽数据进行整型，调整至要求的格式进行输出，所述同步探测模块4的输出端设有信号采集单元2和数据整型模块5，所述信号采集单元2的输出端设有信号调节模块3，所述信号调节模块3用于在接收到来自ADC的信号后，以时钟处理单元1提供的参考时钟脉冲作为依据，探测所有通道间的同步性和一致性，期间多次同时复位进行调整，保证各个ADC芯片发出信号的相位保持一致，所述信号调节模块3的输出端与同步探测模块4的输入端相连接，所述信号采集单元2为多组ADC芯片组成，所述时钟处理单元1为七组输出端口组成；具体步骤为：步骤一：在板卡上电后驱动6片支持大带宽信号采集的ADC芯片，使信号采集单元2根据JESD204B协议要求与FPGA之间建立同步关系；步骤二：向24个射频信号输入端口输入射频信号，同时向时钟处理单元1提供时钟脉冲信号作为产生7组同频率同相位的时钟信号；步骤三：如图2所示，FPGA作为平台，在接收到来自信号采集单元的数据后，首先按照信号采集单元的编码规则对数据进行解码；步骤四：信号在执行解码后，以来自时钟处理单元的参考时钟脉冲作为依据，在同步探测模块判断通道间是否同步；步骤五：若通道间未同步则向所有信号采集单元2发送复位信号，重启全部通道直至所有通道完成同步。实施方式具体为：1、本专利技术由三部分组成，第一部分为FPGA等大规模可编程逻辑器件的硬件平台，第二部分为具有大带宽信号采集功能的ADC芯片组成的信号采集单元，第三部分为具有7组输出端口，并可稳定输出高频率时钟的时钟芯片组成的时钟处理单元。2、本专利技术通过同时驱动多片支持大带宽信号采集的ADC芯片实现多个通道的大带宽信号采集功能；同时，搭载可稳定输出7组125MHz(频率可增加)频率的时钟芯片用于向ADC芯片和FPGA提供同步时钟作为ADC芯片同步工作和FPGA进行信号同步处理的参考依据。完成采集的信号以JESD204B协议向FPGA进行传输，保证多组数据之间传输的同步性和稳定性。FPGA本文档来自技高网...

【技术保护点】
1.一种多通道大带宽的信号同步采集系统，包括时钟处理单元(1)，其特征在于：所述时钟处理单元(1)的输出端设有同步探测模块(4)，所述同步探测模块(4)的输出端设有信号采集单元(2)和数据整型模块(5)，所述信号采集单元(2)的输出端设有信号调节模块(3)，所述信号调节模块(3)的输出端与同步探测模块(4)的输入端相连接，所述信号采集单元(2)为多组ADC芯片组成，所述时钟处理单元(1)为七组输出端口组成。/n

【技术特征摘要】
1.一种多通道大带宽的信号同步采集系统，包括时钟处理单元(1)，其特征在于：所述时钟处理单元(1)的输出端设有同步探测模块(4)，所述同步探测模块(4)的输出端设有信号采集单元(2)和数据整型模块(5)，所述信号采集单元(2)的输出端设有信号调节模块(3)，所述信号调节模块(3)的输出端与同步探测模块(4)的输入端相连接，所述信号采集单元(2)为多组ADC芯片组成，所述时钟处理单元(1)为七组输出端口组成。


2.根据权利要求1所述的一种多通道大带宽的信号同步采集系统，其特征在于：所述时钟处理单元(1)为稳定输出高频率时钟的时钟芯片组成用于向ADC芯片和FPGA提供同步时钟作为ADC芯片同步工作和FPGA进行信号同步处理的参考依据。


3.根据权利要求1所述的一种多通道大带宽的信号同步采集系统，其特征在于：所述信号调节模块(3)用于在接收到来自ADC的信号后，以时钟处理单元(1)提供的参考时钟脉冲作为依据，探测所有通道间的同步性和一致性，期间多次同时复位进行调整，保证各个ADC芯片发出信号的相位保持一致。


4.根据权利要求1所述的一种多通道大带宽的信号同步采集系统，其特征在于：所述同步探测模块(4)用于在执行解码后，以来自时钟处理单元(1)的参考时钟脉...

【专利技术属性】
技术研发人员：朱骏，
申请(专利权)人：北京华清瑞达科技有限公司，
类型：发明
国别省市：北京;11