具有耐压机制的输出电路制造技术

本发明专利技术包含一种具有耐压机制的输出电路，包含：P型晶体管、N型晶体管、耐压辅助N型晶体管及耐压辅助电路。P型晶体管包含电性耦接于电压源及输出端的第一源极以及第一漏极，及接收第一输入信号的第一栅极。N型晶体管包含电性耦接于接地端及连接端的第二源极以及第二漏极，及接收第二输入信号的第二栅极。耐压辅助N型晶体管包含电性耦接于输出端及连接端的第三漏极以及第三源极。耐压辅助电路电性耦接于电压源以及耐压辅助N型晶体管的第三栅极间，配置以：在输出端操作于逻辑高准位与逻辑低准位时分别提供电流导通机制与阻性机制。

【技术实现步骤摘要】
具有耐压机制的输出电路
本专利技术涉及电路技术，尤其涉及一种具有耐压机制的输出电路。
技术介绍
在集成电路设计中，电路模块常在最后一级设置输出电路，以将电路模块处理后的信号输出至外部电路模块。因应输出电路据以运行的电压源的大小，输出电路中包含的元件如P型晶体管或是N型晶体管必须能够具有足够的耐压，以在可承受的范围中工作而避免损坏。然而，在部分操作环境中，电压源可能会有不稳定的状况，导致电压过高。在这样的情形下，如果没有妥善的电路设计让输出电路的内部元件提升耐压的能力，将容易造成元件损坏而无法运行。
技术实现思路
鉴于现有技术的问题，本专利技术的一目的在于提供一种具有耐压机制的输出电路，以改善现有技术。本专利技术的一目的在于提供一种具有耐压机制的输出电路，以提高输出电路的耐压承受度，进一步提升输出电路的可靠度。本专利技术包含一种具有耐压机制的输出电路，其一实施例包含：P型晶体管、N型晶体管、耐压辅助N型晶体管以及耐压辅助电路。P型晶体管包含分别电性耦接于电压源以及输出端的第一源极和第一漏极，以及配置以接收第一输入信号的第一栅极。N型晶体管包含分别电性耦接于接地端以及连接端的第二源极和第二漏极，以及配置以接收第二输入信号的第二栅极。耐压辅助N型晶体管包含分别电性耦接于输出端以及连接端的第三漏极和第三源极。耐压辅助电路电性耦接于电压源以及耐压辅助N型晶体管的第三栅极间，以使耐压辅助N型晶体管通过耐压辅助电路电性耦接于电压源以维持导通，配置以：在输出端操作于逻辑高准位时提供电流导通机制，以使第三栅极向电压源导出电流；以及在输出端操作于逻辑低准位时提供阻性机制，以使第三栅极随输出端产生压降。有关本专利技术的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。附图说明图1显示本专利技术的一实施例中，一种具有耐压机制的输出电路的电路图；以及图2显示本专利技术的另一实施例中，一种具有耐压机制的输出电路的电路图。符号说明100、200输出电路110、210耐压辅助电路120输出驱动电路130判断电路CR比较结果D1第一漏极D2第二漏极D3第三漏极D4第四漏极DI二极管DIC寄生二极管G1第一栅极G2第二栅极G3第三栅极G4第四栅极GND接地端HVD电压源IN1第一输入信号IN2第二输入信号L电感MN1N型晶体管MN2耐压辅助N型晶体管MP1P型晶体管MP2耐压辅助P型晶体管NC连接端O输出端R电阻S1第一源极S2第二源极S3第三源极S4第四源极VC控制电压VP预设电压具体实施方式本专利技术的一目的在于提供一种具有耐压机制的输出电路，以提高输出电路的耐压承受度，进一步提升输出电路的可靠度。请参照图1。图1为本专利技术的一实施例中，一种具有耐压机制的输出电路100的电路图。输出电路100包含：P型晶体管MP1、N型晶体管MN1、耐压辅助N型晶体管MN2以及耐压辅助电路110。P型晶体管MP1包含分别电性耦接于电压源HVD以及输出端O的第一源极S1、第一漏极D1，以及配置以接收第一输入信号IN1的第一栅极G1。N型晶体管MN1包含分别电性耦接于连接端NC以及接地端GND的第二漏极D2以及第二源极S2，以及配置以接收第二输入信号IN2的第二栅极G2。耐压辅助N型晶体管MN2配置以提供类似电阻的作用，提供N型晶体管MN1一个耐压的机制，避免N型晶体管MN1在运行中由于电压的变化而受损。更详细地说，耐压辅助N型晶体管MN2包含分别电性耦接于输出端O以及连接端NC的第三漏极D3和第三源极S3。于一实施例中，耐压辅助N型晶体管MN2的第三栅极G3通过耐压辅助电路110电性耦接于电压源HVD，以持续通过耐压辅助电路110接收电压源HVD的电压，维持在导通的状态。耐压辅助电路110可提供耐压辅助N型晶体管MN2一个耐压的机制，避免耐压辅助N型晶体管MN2在运行中由于电压的变化而受损。于一实施例中，耐压辅助电路110如图1所示，包含二极管DI以及电阻R。其中，二极管DI包含电性耦接于电压源HVD的阴极以及电性耦接于耐压辅助N型晶体管MN2的第三栅极G3的阳极。电阻R则电性耦接于电压源HVD以及耐压辅助N型晶体管MN2的第三栅极G3间。以下将针对输出电路100的运行以及耐压的机制进行说明。依据上述结构，输出电路100可以输出端O为界，区分为包含P型晶体管MP1的上半桥，以及包含N型晶体管MN1以及耐压辅助N型晶体管MN2的下半桥。并且，输出端O可通过例如，但不限于输出电路100还包含的电感L电性耦接外部电路(未示出)，以将输出端O的电压输出。于一实施例中，输出电路100还包含输出驱动电路120，电性耦接于P型晶体管MP1以及N型晶体管MN1的第一栅极G1与第二栅极G2，并配置以产生第一输入信号IN1以及第二输入信号IN2至第一栅极G1与第二栅极G2。在第一操作状态下，输出驱动电路120将产生分别为逻辑低准位的第一输入信号IN1以及第二输入信号IN2。因此，P型晶体管MP1将因为第一栅极G1受到逻辑低准位的第一输入信号IN1的控制而导通，并根据电压源HVD对输出端O注入电流。另一方面，N型晶体管MN1将因为第二栅极G2受到逻辑低准位的第二输入信号IN2的控制而关闭。因此，在第一操作状态下，输出端O的电压将因为下半桥的关闭以及上半桥的导通而上升至逻辑高准位。在第二操作状态下，输出驱动电路120将产生分别为逻辑高准位的第一输入信号IN1以及第二输入信号IN2。因此，P型晶体管MP1将因为第一栅极G1受到逻辑高准位的第一输入信号IN1的控制而关闭。另一方面，N型晶体管MN1将因为第二栅极G2受到逻辑高准位的第二输入信号IN2的控制而导通，并根据接地端GND对输出端O汲取电流。因此，在第二操作状态下，输出端O的电压将因为下半桥的导通以及上半桥的关闭而下降至逻辑低准位。在部分技术中，输出电路100并未设置耐压辅助N型晶体管MN2，而使N型晶体管MN1的第二漏极D2以及第二源极S2直接电性耦接于输出端O以及接地端GND。在这样的情形下，由于N型晶体管MN1的第二漏极D2与第二栅极G2间存在寄生电容的耦合效应，当输出端O操作在逻辑高准位时，将连带使第二栅极G2的电压跟着提高，进而使N型晶体管MN1的崩溃电压(breakdownvoltage)下降。当输出电路100操作的环境不佳而导致电压源HVD比额定的工作电压高时，将使输出端O的逻辑高准位具有更高的电压。N型晶体管MN1的第二栅极G2的电压将进一步抬高，促使崩溃电压再下降，造成N型晶体管MN1损坏。通过耐压辅助N型晶体管MN2的设置，可提供一个电阻的效果，使N型晶体管MN1的第二漏极D2接收到电压源H本文档来自技高网...

【技术保护点】
1.一种具有耐压机制的输出电路，包含：/n一P型晶体管，包含分别电性耦接于一电压源以及一输出端的一第一源极和一第一漏极，以及配置以接收一第一输入信号的一第一栅极；/n一N型晶体管，包含分别电性耦接于一接地端以及一连接端的一第二源极和一第二漏极，以及配置以接收一第二输入信号的一第二栅极；/n一耐压辅助N型晶体管，包含分别电性耦接于该输出端以及该连接端的一第三漏极和一第三源极；以及/n一耐压辅助电路，电性耦接于该电压源以及该耐压辅助N型晶体管的一第三栅极间，以使该耐压辅助N型晶体管通过该耐压辅助电路电性耦接于该电压源以维持导通，并配置以：/n在该输出端操作于一逻辑高准位时提供一电流导通机制，以使该第三栅极向该电压源导出一电流；以及/n在该输出端操作于一逻辑低准位时提供一阻性机制，以使该第三栅极随该输出端产生压降。/n

【技术特征摘要】
20190930 TW 1081353741.一种具有耐压机制的输出电路，包含：
一P型晶体管，包含分别电性耦接于一电压源以及一输出端的一第一源极和一第一漏极，以及配置以接收一第一输入信号的一第一栅极；
一N型晶体管，包含分别电性耦接于一接地端以及一连接端的一第二源极和一第二漏极，以及配置以接收一第二输入信号的一第二栅极；
一耐压辅助N型晶体管，包含分别电性耦接于该输出端以及该连接端的一第三漏极和一第三源极；以及
一耐压辅助电路，电性耦接于该电压源以及该耐压辅助N型晶体管的一第三栅极间，以使该耐压辅助N型晶体管通过该耐压辅助电路电性耦接于该电压源以维持导通，并配置以：
在该输出端操作于一逻辑高准位时提供一电流导通机制，以使该第三栅极向该电压源导出一电流；以及
在该输出端操作于一逻辑低准位时提供一阻性机制，以使该第三栅极随该输出端产生压降。


2.如权利要求1所述的输出电路，其中该耐压辅助电路包含：
一电阻，电性耦接于该电压源以及该第三栅极间；以及
一二极管，包含电性耦接于该电压源的一阴极以及电性耦接于该耐压辅助N型晶体管的一阳极。


3.如权利要求1所述的输出电路，其中该耐压辅助电路为导通的一耐压辅助P型晶体管，配置以提供该阻性机制，且该耐压辅助P型晶体管的一寄生二极管配置以提供该电流导通机制。
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【专利技术属性】
技术研发人员：曹太和，蔡宗谚，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾;71