一种用于半导体量子计算的纯化硅衬底及其形成方法技术

本发明专利技术公开了一种用于半导体量子计算的纯化硅衬底及其形成方法，属于半导体技术领域，用以解决现有技术中外延纯化硅受衬底自然硅同位素成分的影响较大的问题。本发明专利技术的纯化硅衬底包括依次层叠的自然硅衬底、绝缘层和纯化硅层。本发明专利技术的形成方法包括提供一基础衬底，在基础衬底上外延形成纯化硅层，得到施主衬底；提供一自然硅衬底；在施主衬底和/或自然硅衬底上形成至少一层绝缘层；将施主衬底与自然硅衬底键合，基础衬底和自然硅衬底均位于表面，去除基础衬底或去除基础衬底和部分纯化硅层，得到纯化硅衬底。本发明专利技术的纯化硅衬底及其形成方法可用于半导体量子计算。

【技术实现步骤摘要】
一种用于半导体量子计算的纯化硅衬底及其形成方法
本专利技术属于半导体
，特别涉及一种用于半导体量子计算的纯化硅衬底及其形成方法。
技术介绍
集成电路沿摩尔定律不断发展，现阶段特征尺寸已达5nm及以下。在小尺寸下，电路散热的“热耗效应”使经典计算产生计算上限，同时小尺寸下将产生“尺寸效应”使经典物理规律也不再适用。量子计算可借助量子力学的叠加特性，实现计算状态的叠加，其不仅具备经典计算的0和1模式，同时包含其叠加态，由于这种特性其可实现一键式处理多个输入的强并行性，相比传统程序，呈现指数级的加速。量子计算成为取代经典计算的重要研究方向之一。量子计算依托于量子计算芯片，半导体量子计算芯片制造可兼容现有半导体工艺，实现微小尺寸结构的制备，在高密度、大尺寸以及大规模生产方面具备极大的优势，是量子计算芯片的极具研究前景与应用前景的方向之一。而提供高质量的可用于制备量子计算芯片的衬底材料是实现量子计算芯片的基础，也是半导体量子计算芯片实现的重要研究内容之一。现有技术中，通常采用外延方案在自然硅上外延纯化硅，外延纯化硅受衬底自然硅同位素成分的影响较大。
技术实现思路
鉴于以上分析，本专利技术旨在提供一种用于半导体量子计算的纯化硅衬底及其形成方法，用以解决现有技术中外延纯化硅受衬底自然硅同位素成分的影响较大的问题。本专利技术的目的主要是通过以下技术方案实现的：本专利技术提供了一种用于半导体量子计算的纯化硅衬底，包括依次层叠的自然硅衬底、绝缘层和纯化硅层。进一步地，上述纯化硅(28Si)层中纯化硅的纯度≥99.9％，纯化硅层采用SiH4减压化学气相沉积方法外延形成。进一步地，上述纯化硅层中纯化硅(28Si)为纯度≥99.999％。进一步地，绝缘层采用介电常数大于或等于自然硅氧化硅的高k介质材料。进一步地，绝缘层采用自然硅氮化硅、纯化硅氮化硅、自然硅氧化硅(SiO2)、纯化硅氧化硅(28SiO2)和氧化铝中的一种或多种。进一步地，绝缘层为单层结构，绝缘层为自然硅氮化硅层、纯化硅氮化硅层、自然硅氧化硅层、纯化硅氧化硅层或氧化铝层；或者，绝缘层为复合结构，绝缘层包括依次层叠的自然硅氧化硅层和纯化硅氧化硅层。进一步地，上述绝缘层为双层结构，包括依次层叠在自然硅衬底上的自然硅氧化硅层和纯化硅氧化硅层，自然硅氧化硅层靠近自然硅衬底，纯化硅氧化硅层靠近纯化硅层，或者，包括依次层叠在自然硅衬底上的自然硅氮化硅层和纯化硅氮化硅层，自然硅氮化硅层靠近自然硅衬底，纯化硅氮化硅层靠近纯化硅层。本专利技术还提供了一种用于半导体量子计算的纯化硅衬底的形成方法，包括如下步骤：提供一基础衬底，在基础衬底上外延形成纯化硅层，得到施主衬底；提供一自然硅衬底；在施主衬底和/或自然硅衬底上形成至少一层绝缘层；将施主衬底与自然硅衬底键合(将形成有绝缘层的施主衬底与自然硅衬底键合，或者，将施主衬底与形成有绝缘层的自然硅衬底键合，或者，将形成有绝缘层的施主衬底与形成有绝缘层的自然硅衬底键合)，绝缘层所在侧为键合侧，基础衬底和自然硅衬底均位于表面，去除基础衬底或去除基础衬底和部分纯化硅层，得到上述纯化硅衬底。进一步地，基础衬底为常规自然硅衬底，或者，基础衬底包括依次层叠的自然硅基础衬底、介质层和自然硅层。进一步地，介质层为SiO2层或SiN层；当介质层为SiO2时，基础衬底为SOI衬底。进一步地，介质层为单层结构，介质层为SiO2层或SiN层；或者，介质层为复合结构，介质层包括依次层叠的SiO2层和SiN层。进一步地，在施主衬底和/或自然硅衬底上形成至少一层绝缘层是指绝缘层可以全部生长于施主衬底或自然硅衬底上，也可以一部分生长于施主衬底部，另一部分分生长于自然硅衬底上。进一步地，键合为压力键合、扩散键合、静电键合、室温预键合和高温键合(键合温度高于室温)、低温键合(键合温度低于室温)或其他任意键合方式。进一步地，基础衬底中自然硅层的厚度为20nm以下。进一步地，在基础衬底上外延形成纯化硅层之前还包括如下步骤：对自然硅层进行减薄，使得减薄后的自然硅层厚度在20nm以下。进一步地，基础衬底包括依次层叠的自然硅基础衬底、介质层和自然硅层，上述去除基础衬底采用减薄的方式，减薄包括如下步骤：对键合后的施主衬底与自然硅衬底依次去除自然硅基础衬底、介质层和自然硅层。进一步地，采用磨抛、干法刻蚀、化学机械抛光和湿法刻蚀中的一种或多种任意组合的方式去除自然硅基础衬底。进一步地，采用湿法腐蚀(例如，湿法腐蚀溶液为HF溶液或BOE溶液)去除介质层。进一步地，采用干法刻蚀和湿法腐蚀、湿法腐蚀、氧化和湿法腐蚀这三种方式中的一种去除自然硅层。进一步地，基础衬底包括依次层叠的自然硅基础衬底、介质层和自然硅层，上述去除基础衬底采用智能剥离的方式，在将施主衬底与自然硅衬底键合之前还包括如下步骤：对施主衬底进行离子注入(例如，氢离子注入)，离子注入形成的剥离深度在纯化硅层、自然硅层与纯化硅层的界面或者自然硅层内。进一步地，智能剥离后还包括如下步骤：采用化学机械抛光、干法刻蚀和湿法腐蚀、湿法腐蚀、氧化和湿法腐蚀这四种方式中的一种进行平滑处理。与现有技术相比，本专利技术至少可实现如下有益效果之一：a)由于自然硅衬底中的自然硅仍然属于半导体，在制备器件时不可避免地会存在更多的寄生效应，本专利技术提供的用于半导体量子计算的纯化硅衬底，在自然硅衬底与纯化硅层之间设有绝缘层，绝缘层的设置，具有更好的寄生效应等的隔绝能力，能够对自然硅衬底和纯化硅层进行电学隔离，减少自然硅衬底对纯化硅层的影响，从而能够有效提升半导体量子计算芯片的退相干时间，提高半导体量子计算芯片的品质。b)由于量子计算可借助量子力学的叠加特性，实现计算状态的叠加，其不仅具备经典计算的0和1模式，同时包含其叠加态，这种特性能够实现一键式处理多个输入的强并行性，相比传统程序，呈现指数级的加速。高品质半导体量子计算芯片基础是高品质的纯化硅衬底，本专利技术提供的用于半导体量子计算的纯化硅衬底为高品质半导体量子计算芯片的实验提供了基础保障，有助于推动量子芯片以及量子计算的发展，具备极大的研究意义与经济效益。c)本专利技术提供的用于半导体量子计算的纯化硅衬底，采用高纯度的28SiH4形成纯化硅层，能够进一步提高纯化硅层的纯度，从而进一步提升半导体量子计算芯片操控比特的退相干时间。d)本专利技术提供的用于半导体量子计算的纯化硅衬底，采用双层结构的绝缘层，相较于多层结构，绝缘层的结构和形成工艺较为简单，且自然硅氧化硅和自然硅氮化硅的成本低于纯化硅氮化硅和纯化硅氮化硅；同时，在靠近纯化硅层设置纯化硅氧化硅层或纯化硅氮化硅层，能够进一步隔绝自然硅氧化硅层或自然硅氮化硅层对纯化硅层的影响，从而能够在保证隔绝效果的基础上，有效降低绝缘层的生产成本，进而降低上述用于半导体量子计算的纯化硅衬底的整体生产成本。本专利技术的其他特征和优点将在随后本文档来自技高网...

【技术保护点】
1.一种用于半导体量子计算的纯化硅衬底，其特征在于，包括依次层叠的自然硅衬底、绝缘层和纯化硅层。/n

【技术特征摘要】
1.一种用于半导体量子计算的纯化硅衬底，其特征在于，包括依次层叠的自然硅衬底、绝缘层和纯化硅层。


2.根据权利要求1所述的用于半导体量子计算的纯化硅衬底，其特征在于，所述纯化硅层中纯化硅的为纯度≥99.9％，纯化硅层采用SiH4减压化学气相沉积方法外延形成。


3.根据权利要求1或2所述的用于半导体量子计算的纯化硅衬底，其特征在于，所述绝缘层采用自然硅氮化硅、纯化硅氮化硅、自然硅氧化硅、纯化硅氧化硅和氧化铝中的一种或多种。


4.根据权利要求3所述的用于半导体量子计算的纯化硅衬底，其特征在于，所述绝缘层为自然硅氮化硅层、纯化硅氮化硅层、自然硅氧化硅层、纯化硅氧化硅层或氧化铝层；
或者，所述绝缘层包括依次层叠在自然硅衬底上的自然硅氧化硅层和纯化硅氧化硅层，所述自然硅氧化硅层靠近自然硅衬底，所述纯化硅氧化硅层靠近纯化硅层；
或者，所述绝缘层包括依次层叠在自然硅衬底上的自然硅氮化硅层和纯化硅氮化硅层，所述自然硅氮化硅层靠近自然硅衬底，所述纯化硅氮化硅层靠近纯化硅层。


5.一种用于半导体量子计算的纯化硅衬底的形成方法，其特征在于，用于制备权利要求1至4所述的纯化硅衬底，所述形成方法包括如下步骤：
提供一基础衬底，在基础衬底上外延形成纯化硅层，得到施主衬底；
提供一自然硅衬底；
在施主衬底和/或自然硅衬底上形成至少一层绝缘层；
将施主衬底与自然硅衬底键合，基础衬底和自然硅衬底均位于表面，去除基础衬底或去除基础衬底...

【专利技术属性】
技术研发人员：王桂磊，亨利·H·阿达姆松，孔真真，罗雪，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11