一种具有漏电流补偿的辐射探测器前端读出电路制造技术

本发明专利技术请求保护一种具有漏电流补偿的辐射探测器前端读出电路，属于微电子技术领域，包括预放大器、成形器及漏电流补偿电路；其中，来自探测器的信号，从输入端口进入预放大器，预放大器的输出端与成形器的输入端相连，成形器的输出端输出电压信号，所述漏电流补偿电路的输入端与输入端口和预放大器的输入端相连，漏电流补偿电路的输出端与预放大器的输出端和成形器的输入端相连。本发明专利技术包括预放大器、成形器及漏电流补偿电路，所述预放大器用于放大探测器输出的电荷信号，所述成形器用于过滤噪声并调整波形，所述漏电流补偿电路用于补偿输入端的漏电流，降低噪声，稳定基线，从而实现辐射探测器信号的低噪声的读出。辐射探测器信号的低噪声的读出。辐射探测器信号的低噪声的读出。

【技术实现步骤摘要】
一种具有漏电流补偿的辐射探测器前端读出电路


[0001]本专利技术属于微电子
，具体涉及一种应用于辐射探测器的前端读出电路。

技术介绍

[0002]针对医疗影像诊断领域医生、病人、病灶三大要素，碲锌镉多能谱探测器具有超低辐射剂量、超精细的物理分辨率、革命性的能谱分析能力，对现有诊断系统产品整机性能具有本质性的提升。为了充分发挥碲锌镉多能谱探测器的优点，将其应用于辐射成像。
[0003]传统读出电路如图1所示。探测器输出的电荷信号经过预放大器，转换为电压信号，然后经过成形器过滤噪声并调整波形。传统读出电路直流仿真图如图2虚线所示，横坐标为前端探测器的漏电流，纵坐标为预放大器输出端的静态直流电压，即基线电压，从此虚线可以看出漏电流的增加，电流流过无源电阻产生压降，导致预放大器的输出基线电压向上的漂移，导致读出电路的检测精度受到很大的影响。
[0004]本专利技术提出了一种能自适应探测器漏电流的反馈回路，具有负反馈特性，当输出电压出现漂移时，迅速给预放大器的输入端提供一个额外的电流，将基线稳定在预设的VREF，达到漏电流补偿的效果。

技术实现思路

[0005]本专利技术旨在解决以上现有技术的问题。提出了一种具有漏电流补偿的辐射探测器前端读出电路。本专利技术的技术方案如下：
[0006]一种具有漏电流补偿的辐射探测器前端读出电路，其包括：输入端口、预放大器、漏电流补偿电路、成形器及输出端口；所述输入端口分别与预放大器、漏电流补偿电路相连接，预放大器、漏电流补偿电路并联连接后与成形器相连接，所述成形器与输出端口相连接；其中，输入端口接收来自探测器的信号，输入端口将探测器的信号送入预放大器，预放大器的输出端与成形器的输入端相连，成形器的输出端输出电压信号，所述漏电流补偿电路的输入端与输入端口和预放大器的输入端相连，漏电流补偿电路的输出端与预放大器的输出端和成形器的输入端相连；
[0007]所述预放大器用于放大探测器输出的电荷信号，所述成形器用于过滤噪声并调整波形，所述漏电流补偿电路用于补偿输入端的漏电流。
[0008]所述的预放大器包括PMOS管M1、PMOS管M2、NMOS管M3、NMOS管M4、NMOS管M5、NMOS管M6，电容C
f
、电阻R
f
，其中PMOS管M1的栅极与BIAS1相连，PMOS管M1源极与VDD相连，PMOS管M1的漏极与PMOS管M2的源极相连，PMOS管M2的栅极与BIAS2相连，PMOS管M2的漏极分别与NMOS管M3的漏极、电容C
f
的一端以及NMOS管M5的栅极相连，NMOS管M3的栅极与BIAS3相连，NMOS管M3的源极与NMOS管M4的漏极相连，NMOS管M4的栅极分别与电容C
f
的另一端、电阻R
f
的一端以及IN相连，NMOS管M4的源极与GND相连，NMOS管M5的漏极与VDD相连。NMOS管M5的源极与M6的漏极相连作为预放大器的输出VOUT_A。其中BIAS1、BIAS2、BIAS3、BIAS4为相应电流源的偏置电压。
[0009]所述成形器包括PMOS管M7、PMOS管M8、NMOS管M9、NMOS管M10、PMOS管M11、NMOS管M12、电容C
z
、电容C
s
，电阻R
c
及电阻R
s
，VOUT_A分别与电容C
z
的一端、电阻R
f
的另一端以及NMOS管M6的漏极相连，NMOS管M6的栅极与BIAS4相连，NMOS管M6的源极与GND相连，电容C
z
的另一端电阻R
c
的一端相连，PMOS管M7的栅极分别与电容C
s
的一端以及电阻R
s
的一端相连，PMOS管M7的源极与VDD相连，PMOS管M7的漏极与PMOS管M8的源极相连，PMOS管M8的栅极与BIAS5相连，PMOS管M8的漏极分别与电容C
s
的另一端、电阻R
c
的另一端、NMOS管M9的漏极以及NMOS管M12的栅极相连，NMOS管M9的栅极与BIAS6相连，NMOS管M9的源极与GND相连，PMOS管M11的栅极与BIAS8相连，PMOS管M11的源极与VDD相连，PMOS管M11的漏极分别与电阻R
s
的另一端、NMOS管M12的漏极以及OUT相连，NMOS管M12的源极与GND相连。前述的VDD为电源线，GND为地线，BIAS5、BIAS6、BIAS7及BIAS8为偏置信号，VIN为输入信号端口，VOUT为输出信号端口；探测器的信号由VIN端口输入，经过预放大器后输出电压VOUT_A,再经过成形器后，由VOUT端口输出。
[0010]所述漏电流补偿电路包括PMOS管M13、NMOS管M14、NMOS管M15、PMOS管M16、NMOS管M17及电容C，其中PMOS管M13的栅极分别与电容C的一端以及PMOS管M16的漏极、NMOS管M17的漏极相连，PMOS管M13的源极分别与电容C的另一端、PMOS管M16的源极以及VDD相连，PMOS管M13的漏极分别NMOS管M14的漏极以及IN相连，NMOS管M14的栅极与VREF相连，NMOS管M14的源极分别与NMOS管M15的漏极以及NMOS管M17的源极相连，NMOS管M15的栅极与BIAS9相连，NMOS管M15的源极与GND相连，PMOS管M16的栅极与BIAS10相连。其中BIAS9、BIAS10为相应电流源的偏置电压，分别对应产生的电流为I9、I10。
[0011]进一步的，所述的一种具有漏电流补偿的辐射探测器前端读出电路，其特征在于，所述预放大器的输出电压VOUT_A,其中C
i
为前端探测器的输入等效电容，A0为M1、M2、M3、M4、M5、M6构成放大器的放大倍数，Q为前端探测器收集到的总电荷，当放大器的放大倍数很大时VOUT_A可以约等于从而完成对电荷的放大，将电荷信号转变为电压信号。此预放大器的时间常数τ
A
＝C
f
R
f
。
[0012]进一步的，所述成形器的特征在于，其在频域上的传输函数进一步的，所述成形器的特征在于，其在频域上的传输函数可见其形式与CR
‑
RC滤波器有相同的形式，其中τ
S
＝C
Z
R
C
＝C
s
R
s
,τ
S
为此成形器的成形时间常数。从而可以通过调节C
Z
R
C
，C
s
R
s
值来确定成形时间，即达峰时间。
[0013]进一步的，所述漏电流补偿电路的特征在于，其跨接在预放大器的两端，其等效的反馈电阻其中g
m15
为NMOS管M14，M15的跨导值。和反馈电阻R
f...

【技术保护点】

【技术特征摘要】
1.一种具有漏电流补偿的辐射探测器前端读出电路，其特征在于，包括：输入端口、预放大器、漏电流补偿电路、成形器及输出端口；所述输入端口分别与预放大器、漏电流补偿电路相连接，预放大器、漏电流补偿电路并联连接后与成形器相连接，所述成形器与输出端口相连接；其中，输入端口接收来自探测器的信号，输入端口将探测器的信号送入预放大器，预放大器的输出端与成形器的输入端相连，成形器的输出端输出电压信号，所述漏电流补偿电路的输入端与输入端口和预放大器的输入端相连，漏电流补偿电路的输出端与预放大器的输出端和成形器的输入端相连；所述预放大器用于放大探测器输出的电荷信号，所述成形器用于过滤噪声并调整波形，所述漏电流补偿电路用于补偿输入端的漏电流。2.根据权利要求1所述的一种具有漏电流补偿的辐射探测器前端读出电路，其特征在于，所述预放大器包括PMOS管M1、PMOS管M2、NMOS管M3、NMOS管M4、NMOS管M5、NMOS管M6，电容C
f
、电阻R
f
，其中PMOS管M1的栅极与BIAS1相连，PMOS管M1源极与VDD相连，PMOS管M1的漏极与PMOS管M2的源极相连，PMOS管M2的栅极与BIAS2相连，PMOS管M2的漏极分别与NMOS管M3的漏极、电容C
f
的一端以及NMOS管M5的栅极相连，NMOS管M3的栅极与BIAS3相连，NMOS管M3的源极与NMOS管M4的漏极相连，NMOS管M4的栅极分别与电容C
f
的另一端、电阻R
f
的一端以及IN相连，NMOS管M4的源极与GND相连，NMOS管M5的漏极与VDD相连，NMOS管M5的源极与M6的漏极相连作为预放大器的输出VOUT_A，其中BIAS1、BIAS2、BIAS3、BIAS4为相应电流源的偏置电压。3.根据权利要求1所述的一种具有漏电流补偿的辐射探测器前端读出电路，其特征在于，所述成形器包括PMOS管M7、PMOS管M8、NMOS管M9、NMOS管M10、PMOS管M11、NMOS管M12、电容C
z
、电容C
s
，电阻R
c
及电阻R
s
，VOUT_A分别与电容C
z
的一端、电阻R
f
的另一端以及NMOS管M6的漏极相连，NMOS管M6的栅极与BIAS4相连，NMOS管M6的源极与GND相连，电容C
z
的另一端电阻R
c
的一端相连，PMOS管M7的栅极分别与电容C
s
的一端以及电阻R
s
的一端相连，PMOS管M7的源极与VDD相连，PMOS管M7的漏极与PMOS管M8的源极相连，PMOS管M8的栅极与BIAS5相连，PMOS管M8的漏极分别与电容C
s
的另一端、电阻R
c
的另一端、NMOS管M9的漏极以及NMOS管M12的栅极相连，NMOS管M9的栅极与BIAS6相连，NMOS管M9的源极与GND相连，PMOS管M11的栅极与BIAS8相连，PMOS管M11的源极与VDD相连，PMOS管M11的漏极分别与电阻R
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【专利技术属性】
技术研发人员：赵汝法，唐晓斌，张定冬，王巍，樊琦，
申请(专利权)人：重庆中易智芯科技有限责任公司，
类型：发明
国别省市：