可编程中断控制器制造技术

一种可编程中断控制器，包括总线接口模块、中断采样模块、普通中断请求逻辑处理模块、快速中断请求逻辑处理模块、优先级比较模块和信号混合模块；　　　　所述总线接口模块是可编程中断控制器与ＡＰＢ总线的接口，内有寄存器堆，ＡＰＢ总线访问该模块中的寄存器，处理器内核通过总线可以对该模块中的寄存器进行读写操作，其它各模块都可以访问该模块中的寄存器；　　　　所述中断采样模块是采样中断源的模块，包括多个结构相同的子模块，该模块采样外部中断、内部中断和软中断，判断中断类型，并且在模块中进行中断屏蔽的检测；采样到的中断放在中断请求寄存器中；各个子模块采样到的普通中断请求连接到中断的优先级比较模块，供中断优先级比较时使用；各个子模块采样到的快速中断请求连接到快速中断请求逻辑处理模块，产生快速中断请求中断；该模块通过从信号混合模块返回的响应信号来对中断请求进行处理，也对中断的采样允许进行处理；　　　　所述优先级比较模块包括多个中断的优先级比较子模块；优先级比较模块可以进行流水线形式的中断优先级比较；优先级比较模块对各个普通中断进行优先级的比较；在中断优先级比较完成以后，向普通中断请求逻辑处理模块发送相关的信息；　　　　所述快速中断请求逻辑处理模块为总线接口模块提供快速中断向量寄存器和中断现场寄存器；中断采样模块在采样到快速中断的时候，向快速中断请求逻辑处理模块发出对应快速中断请求，快速中断请求逻辑处理模块将该中断对应的中断向量放到快速中断向量寄存器中，并向处理器内核发出快速中断请求中断请求；　　　　所述普通中断请求逻辑处理模块为总线接口模块提供普通中断向量寄存器和中断现场寄存器；中断采样模块在采样到普通中断的时候，向优先级比较模块发出普通中断请求，优先级比较模块通过优先级比较得出一个最高优先级的中断送给普通中断请求逻辑处理模块，普通中断请求逻辑处理模块将该中断对应的中断向量放到普通中断向量寄存器中，并向处理器内核发出普通中断请求中断请求。　　　　所述信号混合模块是对快速中断请求逻辑处理模块和普通中断请求逻辑处理模块产生的部分响应信号进行处理后输出给中断采样模块或总线接口模块；也将总线接口模块的部分信号输出给快速中断请求逻辑处理模块或普通中断请求逻辑处理模块。（*该技术在2023年保护过期，可自由使用*）

Programmable interrupt controller

A programmable interrupt controller, including bus interface module, interrupt sampling module, common interrupt request logic processing module, logic processing module, fast interrupt request priority comparison module and signal mixing module; the bus interface module is a programmable interrupt controller and APB bus interface, a register file, the APB bus access the module registers in the processor core through the bus, can in the module register read and write operations, other modules can access the module in the register; the interrupt sampling module is sampling interrupt source module includes a plurality of identical structure module, the module, internal interrupt and external interrupt sampling soft interrupt, interrupt type and judgment, detect the interrupt mask in the module in the sample; Interrupt on the interrupt request register; interrupt sampling to each sub module is connected to the common request interrupt priority comparison module, interrupt priority for comparison; fast interrupt sampling of each sub module to request a connection to the fast interrupt request processing logic module, fast interrupt request interrupt; the module to process the interrupt request the response signal returned from the mixed signal module, the interrupt sampling allows for processing; the priority comparison module includes a plurality of interrupt priority comparison module; priority comparison module can interrupt priority line form; comparative priority comparison module for the ordinary interrupt priority; after the interrupt priority is completed and to the general interrupt request logic module send the relevant letter Information; the fast interrupt request logic processing module provides fast interrupt vector registers and interrupt register for field bus interface module; interrupt sampling module when sampling to fast interrupt, to fast interrupt request logic module generates corresponding fast interrupt request, fast interrupt request processing logic module transmits the corresponding interrupt vector in fast interrupt the interrupt vector registers, and a fast interrupt request interrupt request to the processor core; the common interrupt logic module provides common interrupt vector registers and interrupt register for field bus interface module; interrupt sampling module in the sampling time to IRQ, a common interrupt request to the priority comparison module, priority comparison module through priority comparison get a highest priority To interrupt the common interrupt request logic module, common logic module interrupt request the interrupt corresponding interrupt vector in the interrupt vector register, and a common interrupt request interrupt request to the processor core. The mixed signal module is to fast interrupt request logic processing module and response signal of ordinary interrupt request logic processing module generates part for processing the output to the interrupt sampling module or bus interface module; the signal output will also be part of the bus interface module for fast interrupt request processing module logic or common logic module interrupt request.

【技术实现步骤摘要】

本专利技术涉及SOC(片上系统)上众多主设备(master)中断、从设备(slave)中断、软中断和外部中断的处理技术。具体来说，就是涉及能够从众多主设备中断、从设备中断、软中断和外部中断中选出优先级最高的中断，并向处理器内核(ARM core)发起中断请求的中断控制装置。
技术介绍
可编程中断控制器是应用于SOC(片上系统)设计中的一个模块。SOC设计中包含了众多硬件模块和软件的设计，很多硬件模块都会输出一个或者几个中断，还有软件中断和外部中断，在整个系统中，中断会达到几十个，而处理器内核(ARM core)仅有两个中断请求信号可以输入，所以，中断必须先经过处理才能进入处理器内核。可编程中断控制器就是用来进行中断在进入处理器内核前的处理。在现有的技术中，中断控制器功能比较单一，配置不灵活、可重用性差。中断控制器一般有几个寄存器中断源寄存器、中断屏蔽寄存器、中断挂起寄存器，寄存器的每一位对应一个外部中断源。中断源寄存器接收外部中断源的中断请求，中断屏蔽寄存器对外部中断源进行屏蔽检测，经过屏蔽检测的中断放进中断挂起寄存器中，中断挂起寄存器进行位或操作后向处理器内核发起一个中断，处理本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：林云东，林晓涛，尹冬元，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：