【技术实现步骤摘要】
减少基于校验子的准循环解码器的延迟
该专利文献总体上涉及非易失性存储器装置，并且更具体地，涉及非易失性存储器装置中的错误校正。
技术介绍
数据完整性是任何数据存储装置和数据传送的重要特征。强错误校正码(ECC)被推荐用于包括NAND闪速存储器装置的各种类型的数据存储装置。固态驱动器(SSD)使用多层NAND闪存装置进行持久存储。然而，多层NAND闪存装置可能本身不可靠，并且通常需要使用ECC来实现数据可靠性的显著提高，但是以ECC奇偶校验位的额外存储空间为代价。需要可以以最小延迟提供数据保护的越来越高效的ECC。
技术实现思路
所公开技术的实施例涉及减少基于校验子的准循环解码器的延迟的方法、装置和系统。除了其他特征和优点之外，本文中描述的方法和装置有利地使得能够实施准循环线性码解码器的低延迟。在示例方面，一种减少解码器的延迟的方法包括：接收噪声码字，该码字已经由准循环线性代码生成并且在被解码器接收之前被提供至通信信道；基于噪声码字计算校验子；生成多个存储器单元地址，第一存储器单元地址是校验...
【技术保护点】
1.一种减少解码器的延迟的方法，包括：/n接收噪声码字，所述码字已经由准循环线性码生成并且在被所述解码器接收之前被提供至通信信道；/n基于所述噪声码字计算校验子；/n生成多个存储器单元地址，第一存储器单元地址是所述校验子的函数，并且后续存储器单元地址在所述校验子的函数的预定地址范围内；/n以减少所述解码器的延迟的并行方式，根据所述多个存储器单元地址读取多个错误模式，并且计算所述多个错误模式中的每个的校验和；以及/n基于所述多个错误模式中的每个的校验和，确定发送码字的候选版本。/n
【技术特征摘要】
20190917 US 16/573,0651.一种减少解码器的延迟的方法，包括：
接收噪声码字，所述码字已经由准循环线性码生成并且在被所述解码器接收之前被提供至通信信道；
基于所述噪声码字计算校验子；
生成多个存储器单元地址，第一存储器单元地址是所述校验子的函数，并且后续存储器单元地址在所述校验子的函数的预定地址范围内；
以减少所述解码器的延迟的并行方式，根据所述多个存储器单元地址读取多个错误模式，并且计算所述多个错误模式中的每个的校验和；以及
基于所述多个错误模式中的每个的校验和，确定发送码字的候选版本。
2.根据权利要求1所述的方法，其中所述预定地址范围包括连续的存储器单元地址。
3.根据权利要求1所述的方法，其中基于所述准循环线性码的奇偶校验矩阵的至少一列的十进制表示，来计算所述多个错误模式中的一个或多个错误位置。
4.根据权利要求1所述的方法，其中所述准循环线性码是在闪存转换层，即FTL中使用的准循环(256、240)线性码。
5.根据权利要求4所述的方法，其中所述码字是从逻辑块地址，即LBA到物理块地址，即PBA的映射。
6.根据权利要求1所述的方法，其中所述准循环线性码的奇偶校验矩阵包括多个N×N循环子矩阵。
7.根据权利要求6所述的方法，其中N＝16。
8.根据权利要求1所述的方法，其中所述校验子的函数是所述校验子的哈希函数，并且其中所述哈希函数基于开放式寻址哈希表。
9.一种减少解码器的延迟的设备，所述设备包括：
至少一个处理器；以及
非暂时性存储器，在所述非暂时性存储器上存储指令，在由所述至少一个处理器执行所述指令时，所述指令使所述至少一个处理器：
接收噪声码字，所述码字已经由准循环线性码生成并且在被所述解码器接收之前被提供至通信信道；
基于所述噪声码字计算校验子；
生成多个存储器单元地址，第一存储器单元地址是所述校验子的函数，并且后续存储器单元地址在所述校验子的函数的预定地址范围内；
以减少所述解码器的延迟的并行方式，根据所述多个存储器单元地址读取多个错误模式，并且计算所述多个错误模式中的每个的校验和；以及
基于所述多个错误模式中的每个的校验和，确定发送码字的候选版本。
10.根据权利要求9所述的设备，其中所述预定地址范围包括连续的存储器单...
【专利技术属性】
技术研发人员：张帆，陈剑青，美萨姆·阿沙迪，吕宣宣，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR
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