半导体集成电路制造技术

具备：相位同步电路，其与基准时钟信号同步，并生成对基准时钟信号进行倍频而得到的同步时钟信号；边沿检测电路，其在同步时钟信号的定时检测基准时钟信号的信号波形发生变化的边沿，并输出表示检测到边沿的定时的边沿检测信号；以及时钟分频电路，其在与边沿检测信号相应的定时被复位，生成对同步时钟信号进行分频而得到的分频时钟信号。

【技术实现步骤摘要】
【国外来华专利技术】半导体集成电路
本专利技术涉及半导体集成电路。
技术介绍
存在如下装置，该装置搭载有ASIC(ApplicationSpecificIntegratedCircuit：专用集成电路)等使形成于半导体基板的各种电路要素动作而实现预先决定的功能的大规模的半导体集成电路。在这样的装置中，包括上述的ASIC等半导体集成电路的各种结构要素(数字电路、模拟电路等)安装在用于构成装置的系统基板上，安装于系统基板的各个结构要素共享电源。此外，在构成这种装置的结构要素中，也包括以预先决定的频率的时钟信号为基准而动作的结构要素。因此，在装置的系统基板上，也安装有将石英振子或石英振荡器等振荡的预先决定的频率的时钟信号向各个结构要素供给的时钟供给电路。而且，在这样的装置中，安装在系统基板上的时钟供给电路也与其他结构要素同样地共享电源。然而，在ASIC等半导体集成电路中，在使形成于半导体基板的电路要素根据输入信号而输出的输出信号从一方的状态(电平)转变到另一方的状态(电平)时，在电源与地线之间流动通过电流、针对负载的充放电电流等电流。而且，同时输出输出信号的电路要素的数量越多，在半导体集成电路中在电源与地线之间流动的电流流动得越多。在这样的半导体集成电路中在电源与地线之间流动的电流成为半导体集成电路产生的电源噪声(自噪声)，对安装在系统基板上的各个结构要素的电源会造成影响。尤其是在形成于半导体基板的电路要素中的基于输入的时钟信号而动作的电路要素即与时钟信号同步动作的电路要素进行动作时产生的电源噪声在与时钟信号同步的定时流动。因此，由半导体集成电路产生的与时钟信号同步的电源噪声会增大共享电源的时钟供给电路和形成在半导体基板内的时钟缓冲器电路等向各个结构要素、电路要素供给(分配)的时钟信号的变动(抖动)。这是因为，例如，在时钟缓冲器电路中，如果当输入的时钟信号从“Low”电平转变到“High”电平时产生电源噪声，则在构成时钟缓冲器电路的晶体管中规定的栅极端子的阈值电压(所谓的栅极阈值电压Vth)由于电源噪声的影响而发生变动，时钟信号通过时钟缓冲器电路时的延迟时间会发生变动。而且，在装置的系统中，由半导体集成电路所产生的电源噪声引起的时钟信号的变动(抖动)对安装有半导体集成电路的系统基板中的各个结构要素的动作的影响较大，成为使装置的系统的整体性能下降的原因。因此，在装置的系统中，在ASIC等半导体集成电路中，期望抑制产生成为使时钟信号的变动(抖动)增大的原因的电源噪声，或者在不使时钟信号变动(不引起抖动)的定时进行动作。因此，例如，在专利文献1中，公开了一种通过调整时钟信号的相位来降低由电源噪声引起的时钟信号的抖动的产生的技术。在专利文献1所公开的技术中，具备测定时钟信号的延迟时间的延迟测定电路、测定电源电压的变动时间的时间测定电路、使时钟信号延迟的延迟调整电路、测定时钟信号的相位差的相位差测定电路、以及控制时钟信号的相位的相位控制电路。而且，在专利文献1所公开的技术中，相位控制电路基于时钟信号的周期、变动时间以及延迟时间，计算抖动成为最佳的时钟信号的相位差，调整延迟调整电路的延迟量，使得相位差测定电路测定出的时钟信号的相位差成为计算出的相位差。现有技术文献专利文献专利文献1：日本特开2011-004248号公报
技术实现思路
专利技术要解决的问题但是，在专利文献1所公开的技术中，是调整2个时钟信号的相位差的技术，并不是降低成为动作基准的时钟信号的变动(抖动)的产生的技术。而且，在专利文献1所公开的技术中，由于具备测定各个时钟信号中的各种状态的多个测定电路，因此，即便是为了降低成为基准的时钟信号的变动(抖动)的产生而进行了应用，该结构也变得复杂。此外，在专利文献1所公开的技术中，装置的系统每次从复位状态恢复时，需要进行时钟信号的测定、相位差的计算及调整，装置的起动可能变慢。本专利技术是基于上述的问题认识而完成的，其目的在于，提供一种能够抑制由半导体集成电路所产生的电源噪声引起的时钟信号的变动的半导体集成电路。用于解决问题的手段根据本专利技术的第1方案，半导体集成电路具备：相位同步电路，其与基准时钟信号同步，并生成对所述基准时钟信号进行倍频而得到的同步时钟信号；边沿检测电路，其在所述同步时钟信号的定时检测所述基准时钟信号的信号波形发生变化的边沿，并输出表示检测到所述边沿的定时的边沿检测信号；以及时钟分频电路，其在与所述边沿检测信号相应的定时被复位，生成对所述同步时钟信号进行分频而得到的分频时钟信号。根据本专利技术的第2方案，在上述第1方案的半导体集成电路的基础上也可以是，所述边沿检测电路输出所述同步时钟信号的1个周期量的所述边沿检测信号。根据本专利技术的第3方案，在上述第2方案的半导体集成电路的基础上也可以是，还具备延迟调整部，该延迟调整部使所述边沿检测信号以所述同步时钟信号的周期的单位而延迟。根据本专利技术的第4方案，在上述第3方案的半导体集成电路的基础上也可以是，还具备：延迟部，其模拟所述分频时钟信号的路径的传播延迟，使所述分频时钟信号延迟与所述传播延迟相应的时间；以及相位比较部，其对所述基准时钟信号与由所述延迟部延迟后的所述分频时钟信号的相位进行比较。根据本专利技术的第5方案，在上述第4方案的半导体集成电路的基础上也可以是，所述延迟调整部使所述边沿检测信号延迟基于所述相位比较部的相位比较结果而设定的所述同步时钟信号的周期量的时间。根据本专利技术的第6方案，在上述第5方案的半导体集成电路的基础上也可以是，还具备延迟微调整部，该延迟微调整部使所述分频时钟信号延迟所述同步时钟信号的1个周期内的时间，所述延迟部使由所述延迟微调整部延迟后的所述分频时钟信号进一步延迟与所述传播延迟相应的时间。根据本专利技术的第7方案，在上述第6方案的半导体集成电路的基础上也可以是，所述延迟微调整部使所述分频时钟信号延迟基于所述相位比较部的相位比较结果而设定的时间。根据本专利技术的第8方案，在上述第1方案至上述第7方案中的任意一个方案的半导体集成电路的基础上也可以是，还具备控制部，该控制部使所述边沿检测电路开始所述边沿的检测。根据本专利技术的第9方案，在上述第3方案至上述第7方案中的任意一个方案的半导体集成电路的基础上也可以是，还具备控制部，该控制部使所述边沿检测电路开始所述边沿的检测，并且对所述延迟调整部设定使所述边沿检测信号延迟的时间。根据本专利技术的第10方案，在上述第4方案至上述第7方案中的任意一个方案的半导体集成电路的基础上也可以是，还具备控制部，该控制部使所述边沿检测电路开始所述边沿的检测，并且基于所述相位比较部的相位比较结果，对所述延迟调整部设定使所述边沿检测信号延迟的时间。根据本专利技术的第11方案，在上述第6方案或上述第7方案的半导体集成电路的基础上也可以是，还具备控制部，该控制部使所述边沿检测电路开始所述边沿的检测，并且基于所述相位比较部的相位比较结果，对所述延迟调整部设定使所述边沿检测信号延迟的时间，对所述延迟微调整部设定使所述分频时钟信号延迟的时间。<本文档来自技高网...

【技术保护点】
1.一种半导体集成电路，其中，/n所述半导体集成电路具备：/n相位同步电路，其与基准时钟信号同步，并生成对所述基准时钟信号进行倍频而得到的同步时钟信号；/n边沿检测电路，其在所述同步时钟信号的定时检测所述基准时钟信号的信号波形发生变化的边沿，并输出表示检测到所述边沿的定时的边沿检测信号；以及/n时钟分频电路，其在与所述边沿检测信号相应的定时被复位，生成对所述同步时钟信号进行分频而得到的分频时钟信号。/n

【技术特征摘要】
【国外来华专利技术】1.一种半导体集成电路，其中，
所述半导体集成电路具备：
相位同步电路，其与基准时钟信号同步，并生成对所述基准时钟信号进行倍频而得到的同步时钟信号；
边沿检测电路，其在所述同步时钟信号的定时检测所述基准时钟信号的信号波形发生变化的边沿，并输出表示检测到所述边沿的定时的边沿检测信号；以及
时钟分频电路，其在与所述边沿检测信号相应的定时被复位，生成对所述同步时钟信号进行分频而得到的分频时钟信号。


2.根据权利要求1所述的半导体集成电路，其中，
所述边沿检测电路输出所述同步时钟信号的1个周期量的所述边沿检测信号。


3.根据权利要求2所述的半导体集成电路，其中，
所述半导体集成电路还具备延迟调整部，该延迟调整部使所述边沿检测信号以所述同步时钟信号的周期的单位而延迟。


4.根据权利要求3所述的半导体集成电路，其中，
所述半导体集成电路还具备：
延迟部，其模拟所述分频时钟信号的路径的传播延迟，使所述分频时钟信号延迟与所述传播延迟相应的时间；以及
相位比较部，其对所述基准时钟信号与由所述延迟部延迟后的所述分频时钟信号的相位进行比较。


5.根据权利要求4所述的半导体集成电路，其中，
所述延迟调整部使所述边沿检测信号延迟基于所述相位比较部的相位比较结果而设定的所述同步时钟信号的周期量的时间。


6.根据权利要求5所述的半导体集成电路，其中，
所述半导...

【专利技术属性】
技术研发人员：村田豊，上野晃，
申请(专利权)人：奥林巴斯株式会社，
类型：发明
国别省市：日本;JP