本发明专利技术提供了一种efuse控制器、芯片及efuse读写系统，efuse控制器的efuse控制模块包括脉冲间隔控制单元、脉冲宽度控制单元和脉冲输出控制单元；脉冲间隔控制单元的输入端被配置为接收预设间隔时长，脉冲间隔控制单元被配置为根据预设间隔时长控制脉冲输出控制单元输出的控制脉冲的脉冲间隔；脉冲宽度控制单元的输入端被配置为接收预设脉冲宽度，脉冲宽度控制单元被配置为根据预设脉冲宽度控制脉冲输出控制单元输出的控制脉冲的脉冲宽度；脉冲输出控制单元的输出端连接efuse模块，并被配置为将控制脉冲输出至efuse模块。本发明专利技术提供的efuse控制器、芯片及efuse读写系统，使得efuse模块能够在宽频率范围内实现读写，从而提高读写efuse模块的便利性。提高读写efuse模块的便利性。提高读写efuse模块的便利性。
【技术实现步骤摘要】
efuse控制器、芯片及efuse读写系统
[0001]本专利技术涉及半导体芯片
，尤其涉及一种efuse控制器、芯片及efuse读写系统。
技术介绍
[0002]efuse(电可编程熔丝)模块是一种一次性可编程存储器(One Time Programmable，OTP)，它是通过熔断熔丝的方式，实现在芯片上写入数据的功能。efuse模块是一种非易失性存储器，其内的数据一经写入将无法修改。因此，它通常作为芯片制造厂商提供的IP(Intellectual Property，知识产权)而被广泛应用于芯片制造中，用于存储特定的数据信息。比如通常用于存储一些芯片内部ram(随机存储器)的修复信息，以提高芯片的良率；或者存储一些很重要很敏感的信息，如密钥、MAC地址以及其他一些特定设置信息等。
[0003]现有技术中，大多数efuse模块仅能在固定的频率时序下进行数据的读写，而带有efuse模块的芯片用途往往各不相同，大多数情况下，含有efuse模块的芯片时钟频率与efuse的读写频率并不一致。因此，在向efuse模块写入或从其中读取数据时，往往需要通过机台等设备将读写时序控制为所述efuse模块的固定频率时序，这种方式费时费力，效率低下，即：现有的efuse模块无法适应更大频率范围下工作的需求。
[0004]因此，如何提供一种efuse控制器，以使得efuse模块能够在宽频率范围内实现读写，日益成为本领域技术人员亟待解决的技术问题之一。现有技术中，还未发现类似的技术方案。
[0005]需要说明的是，公开于该专利技术
技术介绍
部分的信息仅仅旨在加深对本专利技术一般
技术介绍
的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
技术实现思路
[0006]本专利技术的目的在于针对现有技术中存在的不足，提供一种efuse控制器、芯片及efuse读写系统，以使得efuse模块能够在宽频率范围内实现读写，从而提高读写efuse模块的便利性。
[0007]为实现上述目的，本专利技术通过以下技术方案予以实现：一种efuse控制器，包括efuse控制模块，所述efuse控制模块包括脉冲间隔控制单元、脉冲宽度控制单元和脉冲输出控制单元；
[0008]所述脉冲间隔控制单元的输入端被配置为接收预设间隔时长，其输出端连接所述脉冲输出控制单元的其中一个输入端，所述脉冲间隔控制单元被配置为根据所述预设间隔时长控制所述脉冲输出控制单元输出的控制脉冲的脉冲间隔；
[0009]所述脉冲宽度控制单元的输入端被配置为接收预设脉冲宽度，其输出端连接所述脉冲输出控制单元的另外一个输入端，所述脉冲宽度控制单元被配置为根据所述预设脉冲宽度控制所脉冲输出控制单元输出的所述控制脉冲的脉冲宽度；
[0010]所述脉冲输出控制单元的输出端连接efuse模块，并被配置为将所述控制脉冲输出至所述efuse模块。
[0011]可选地，所述脉冲间隔控制单元和/或所述脉冲宽度控制单元包括时序逻辑电路；
[0012]所述时序逻辑电路包括第一比较器、计数器、第一选择器和第二比较器；
[0013]所述第一比较器的其中一个输入端被配置为接收预设计数参数；
[0014]所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第一选择器的输出端和所述第二比较器的其中一个输入端；
[0015]所述第一比较器的输出端连接所述第一选择器的选择端；
[0016]所述计数器的输出端连接所述第一选择器的其中一个输入端；
[0017]所述第一选择器的另外一个输入端接0；
[0018]所述第二比较器的另外一个输入端被配置为接收所述预设计数参数，所述第二比较器的输出端连接所述脉冲输出控制单元；
[0019]其中，所述脉冲间隔控制单元接收的所述预设计数参数包括所述预设间隔时长，所述脉冲宽度控制单元接收的所述预设计数参数包括所述脉冲宽度。
[0020]可选地，所述时序逻辑电路还包括第二选择器；
[0021]所述第二选择器的另一个输入端接0，所述第二选择器的选择端被配置为接收片选信号；
[0022]所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第一选择器的输出端和所述第二比较器的其中一个输入端，包括：
[0023]所述第一选择器的输出端连接所述第二选择器的其中一个输入端，所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第二选择器的输出端和所述第二比较器的其中一个输入端；
[0024]当所述片选信号为使能所述efuse模块时，所述efuse控制器被配置为产生所述控制脉冲。
[0025]可选地，所述时序逻辑电路还包括第一寄存器；
[0026]所述第一寄存器被配置为接收复位信号和时钟信号；
[0027]所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第二选择器的输出端和所述第二比较器的其中一个输入端，包括：
[0028]所述第二选择器的输出端连接所述第一寄存器的输入端，所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第一寄存器的输出端和所述第二比较器的其中一个输入端；
[0029]根据所述复位信号，所述efuse控制器被配置对其内部的计数复位为0。
[0030]可选地，所述脉冲输出控制单元包括第三选择器和第四选择器；
[0031]所述第三选择器的另外一个输入端接0，所述第三选择器的选择端连接所述脉冲宽度控制单元的输出端；
[0032]所述第四选择器的其中一个输入端连接所述第三选择器的输出端，所述第四选择器的另外一个输入端接0，所述第四选择器的选择端连接所述脉冲间隔控制单元的输出端；
[0033]所述第四选择器的输出端连接所述第三选择器的其中一个输入端；
[0034]所述脉冲输出控制单元的输出端连接efuse模块包括，所述第四选择器的输出端
连接所述efuse模块。
[0035]可选地，所述脉冲输出控制单元还包括第二寄存器；
[0036]所述第二寄存器被配置为接收复位信号和时钟信号；
[0037]所述第四选择器的输出端连接所述第三选择器的其中一个输入端包括，所述第四选择器的输出端连接所述第二寄存器的输入端，所述第二寄存器的输出端连接所述第三选择器的其中一个输入端；
[0038]所述第四选择器的输出端连接所述efuse模块包括，所述第二寄存器的输出端连接所述efuse模块。
[0039]可选地，所述efuse控制器还包括efuse套接模块，所述efuse套接模块的其中一个输入端连接所述efuse控制模块的输出端，所述efuse套接模块的另外一个输入端连接机台；
[0040]所述efuse套接模块被配置为：根据bypass模式使能状态，通过所述efuse控制模块或所述机台对所述efuse模块进行读写。
[0041]可选地，所述efuse套接模块包括一第五选本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种efuse控制器，其特征在于，包括efuse控制模块，所述efuse控制模块包括脉冲间隔控制单元、脉冲宽度控制单元和脉冲输出控制单元；所述脉冲间隔控制单元的输入端被配置为接收预设间隔时长，其输出端连接所述脉冲输出控制单元的其中一个输入端，所述脉冲间隔控制单元被配置为根据所述预设间隔时长控制所述脉冲输出控制单元输出的控制脉冲的脉冲间隔；所述脉冲宽度控制单元的输入端被配置为接收预设脉冲宽度，其输出端连接所述脉冲输出控制单元的另外一个输入端，所述脉冲宽度控制单元被配置为根据所述预设脉冲宽度控制所脉冲输出控制单元输出的所述控制脉冲的脉冲宽度；所述脉冲输出控制单元的输出端连接efuse模块，并被配置为将所述控制脉冲输出至所述efuse模块。2.根据权利要求1所述的efuse控制器，其特征在于，所述脉冲间隔控制单元和/或所述脉冲宽度控制单元包括时序逻辑电路；所述时序逻辑电路包括第一比较器、计数器、第一选择器和第二比较器；所述第一比较器的其中一个输入端被配置为接收预设计数参数；所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第一选择器的输出端和所述第二比较器的其中一个输入端所述第一比较器的输出端连接所述第一选择器的选择端；所述计数器的输出端连接所述第一选择器的其中一个输入端；所述第一选择器的另外一个输入端接0；所述第二比较器的另外一个输入端被配置为接收所述预设计数参数，所述第二比较器的输出端连接所述脉冲输出控制单元；其中，所述脉冲间隔控制单元接收的所述预设计数参数包括所述预设间隔时长，所述脉冲宽度控制单元接收的所述预设计数参数包括所述脉冲宽度。3.根据权利要求2所述的efuse控制器，其特征在于，所述时序逻辑电路还包括第二选择器；所述第二选择器的另一个输入端接0，所述第二选择器的选择端被配置为接收片选信号；所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第一选择器的输出端和所述第二比较器的其中一个输入端，包括：所述第一选择器的输出端连接所述第二选择器的其中一个输入端，所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第二选择器的输出端和所述第二比较器的其中一个输入端；当所述片选信号为使能所述efuse模块时，所述efuse控制器被配置为产生所述控制脉冲。4.根据权利要求3所述的efuse控制器，其特征在于，所述时序逻辑电路还包括第一寄存器；所述第一寄存器被配置为接收复位信号和时钟信号；所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第二选择器的输出端和所述第二比较器的其中一个输入端，包括：
所述第二选择器的输出端连接所述第一寄存器的输入端，所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第一寄存器...
【专利技术属性】
技术研发人员：叶崇光，李林，周杰雷，陈西昌，
申请(专利权)人：成都微光集电科技有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。