一种闪存单元及其制备方法技术

本发明专利技术提供了一种闪存单元，包括栅极、覆盖在栅极上的氧化硅隔离层、覆盖在氧化硅隔离层上的电子势阱层和覆盖在电子势阱层上的隧穿层，所述隧穿层上设有沟道，沟道的两端分别为源极和漏极，且源极和漏极部分覆盖沟道的端部，所述沟道为氧化镓铟锌沟道，所述电子势阱层为氮化硅电子势阱层，所述隧穿层为氧化硅隧穿层。该闪存单元以非晶型镓铟锌氧化物（IGZO）半导体作为沟道，以氮化硅和氧化硅作为电子陷阱层和电子隧穿层的闪存单元，IGZO利用ALD进行沉积，并获得了较大的存储窗口。该闪存单元的加工温度较低，并且性能较好，解决了硅沟道闪存单元不能用于柔性基底材料的问题，为未来柔性存储器提供了发展方向。柔性存储器提供了发展方向。柔性存储器提供了发展方向。

【技术实现步骤摘要】
一种闪存单元及其制备方法


[0001]本专利技术属于存储器制造
，具体涉及一种以IGZO为沟道，以氧化硅为隧穿层的闪存单元及其应用。

技术介绍

[0002]闪存由于其具有高密度、低价格和电可编程及擦除的优点已被广泛作为非易失性存储器应用的最优选择。随着对大容量小尺寸存储器的要求，每片硅片上的芯片数量将会日益增多。同时，为了将每一个闪存单元进行充分利用并且节约成本，在SLC（Single-Level Cell）的基础上MLC（Multi-Level Cell）、QLC（Trinary-Level Cell）已经得到大量的应用。这些闪存通过控制存储栅极中电子的数量来控制不同的写入位，在写入过程中，通过在控制栅极接入正脉冲电压，将沟道中的电子通过隧穿层，吸入到存储层中。因此，一个合格的隧穿层，不仅能在外部电场形成后，方便电子从沟道穿入存储层，同时在脉冲电压消失后，可以保持电子不泄露，提高闪存单元的可靠性和稳定性。
[0003]传统的多晶硅半导体由于结晶温度高，所以只能用于耐温度高的硅基底上，而柔性显示屏的背板为熔点较低的塑料，所以降低多晶硅的结晶温度，或者寻找一种高性能的半导体材料来替换多晶硅成为解决这一瓶颈的有效手段。

技术实现思路

[0004]针对现有技术中的问题，本专利技术提供了一种以非晶型镓铟锌氧化物（IGZO）半导体作为沟道，以氮化硅和氧化硅作为电子陷阱层和电子隧穿层的闪存单元，具有大的存储窗口，能够提高闪存设备的可靠性。
[0005]为实现上述目的，本专利技术采用如下技术方案。
[0006]一种闪存单元，包括栅极、覆盖在栅极上的氧化硅隔离层、覆盖在氧化硅隔离层上的电子势阱层和覆盖在电子势阱层上的隧穿层，所述隧穿层上设有沟道，沟道的两端分别为源极和漏极，且源极和漏极部分覆盖沟道的端部，所述沟道为氧化镓铟锌沟道，所述电子势阱层为氮化硅电子势阱层，所述隧穿层为氧化硅隧穿层。
[0007]优选的，所述沟道通过ALD沉积形成，沟道的厚度为15nm。
[0008]优选的，所述电子势阱层通过低压化学气相沉积形成，电子势阱层的厚度为7nm。
[0009]优选的，所述隧穿层通过热ALD沉积形成，隧穿层的厚度为5nm。
[0010]优选的，所述氧化硅隔离层的厚度为5nm。
[0011]优选的，所述栅极为P型重掺杂硅栅极；所述栅极的厚度为500微米。
[0012]优选的，所述源极和漏极为铝。
[0013]一种上述闪存单元的制造方法，包括以下步骤：（1）在栅极上生长一层热氧化SiO2作为氧化硅隔离层；（2）在氧化硅隔离层上利用低压化学气相沉积一层氮化硅作为电子势阱层；（3）在电子势阱层上利用热ALD沉积一层氧化硅作为隧穿层；
（4）在隧穿层上用ALD沉积一层氧化镓铟锌作为沟道层；（5）对沟道层进行刻蚀，形成多个分离的闪存单元；（6）在每个闪存单元的沟道层两端刻蚀出源极区域和漏极区域，然后在源极区域和漏极区域利用磁控溅射沉积源极和漏极。
[0014]本专利技术具有以下优点：本专利技术提供了一种以非晶型镓铟锌氧化物（IGZO）半导体作为沟道，以氮化硅和氧化硅作为电子陷阱层和电子隧穿层的闪存单元，IGZO利用ALD进行沉积，并获得了较大的存储窗口。该闪存单元的加工温度较低，并且性能较好，解决了硅沟道闪存单元不能用于柔性基底材料的问题，为未来柔性存储器提供了发展方向。
附图说明
[0015]图1为实施例1获得的闪存单元的结构示意图，其中，1为氧化镓铟沟道，2为源极，3为漏极，4为氧化硅隧穿层，5为氮化硅电子势阱层，6为氧化硅隔离层，7为P型重掺杂栅极；图2为闪存单元写入和擦除状态下的Id-Vg曲线图。
具体实施方式
[0016]下面结合实施例和附图对本专利技术做进一步说明，但本专利技术不受下述实施例的限制。
[0017]实施例1 闪存单元的制备一种闪存单元的制造方法，包括以下步骤：（1）以~500微米的P型重掺杂硅衬底作为栅极，在其上生长一层厚度为5nm的热氧化SiO2作为氧化硅隔离层；（2）在氧化硅隔离层上利用低压化学气相沉积一层厚度为7nm的氮化硅作为电子势阱层；（3）在电子势阱层上利用热ALD沉积一层厚度为5nm的氧化铝作为隧穿层；（4）利用ALD沉积一层厚度为15nm的氧化镓铟锌作为沟道层；（5）为了使整个沟道层实现多个分离的闪存单元，利用正光刻胶（PPR）刻蚀掉多余的IGZO部分；（6）在每个闪存单元的沟道层两端刻蚀用负光刻胶（NPR）刻蚀出源极区域和漏极区域，然后在源极区域和漏极区域利用磁控溅射沉积铝作为源极和漏极。
[0018]通过上述步骤获得的闪存单元结构如图1所示：闪存单元包括P型重掺杂硅栅极7、覆盖在P型重掺杂硅栅极7上的氧化硅隔离层6、覆盖在氧化硅隔离层6上的氮化硅电子势阱层5、覆盖在氮化硅电子势阱层5上的氧化硅隧穿层3，所述氧化硅隧穿层3上设有氧化镓铟锌沟道1，氧化镓铟锌沟道1的两端设有源极2和漏极3，且源极2和漏极3部分覆盖氧化镓铟锌沟道1的端部。
[0019]实施例2 闪存单元的擦写特性将实施例1获得的闪存单元通过在栅极施加
±
18V的持续时间为10ms的脉冲电压来执行写入和擦除操作以获得该闪存单元的Id-Vg曲线图。
[0020]在写入过程中，正极脉冲电压被施加到栅极上，受电压影响的电子通过隧穿氧化
物层被Si3N4电荷捕获层(CTL)捕获。当通道被打开时，CTL中的这些电子会在通道中产生正电荷，抵消通道中的一些电子，从而导致阈值电压(V
th
)的正向偏移；在擦除操作期间，栅极连接负脉冲电压负脉冲电压，被捕获的电子返回沟道中完成擦除过程，当通道被打开时，CTL层中抵消通道的捕获电荷消失，V
th
向负方向移动，接近原始状态，结果如图2所示：实施例1获得的闪存单元在测试条件下的存储窗口可以达到0.5V，当适当加大脉冲电压的情况下，可获得更大的存储窗口，得到更优化的结果。这说明。该以非晶型IGZO半导体作为沟道，以氮化硅和氧化硅作为电子陷阱层和电子隧穿层的闪存单元具有较大的存储窗口，可以有效地隔离写入操作和擦除操作，提高闪存设备的可靠性。
[0021]表1 特性参数。
[0022]作为闪存单元的材料基础，沟道层材料不仅需要表现出卓越的存储特性，同时电特性也需要符合智能产品低功耗，高迁移率的特性。由表1中可以看出，ALD IGZO晶体管的阈值电压0.54V，电子迁移率为24.64 cm2/Vs，亚阈值摆动幅值较低为0.28V/decade，ION/OFF（开关电流）较高为3.1
×
104A，符合未来智能产品的需求。因此，基于ALD IGZO通道的闪存器件将有可能获得更大的存储窗口和更好的发展前景。
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【技术保护点】

【技术特征摘要】
1.一种闪存单元，其特征在于，包括栅极、覆盖在栅极上的氧化硅隔离层、覆盖在氧化硅隔离层上的电子势阱层和覆盖在电子势阱层上的隧穿层，所述隧穿层上设有沟道，沟道的两端分别为源极和漏极，且源极和漏极部分覆盖沟道的端部，所述沟道为氧化镓铟锌沟道，所述电子势阱层为氮化硅电子势阱层，所述隧穿层为氧化硅隧穿层。2.根据权利要求1所述的闪存单元，其特征在于，所述沟道通过ALD沉积形成，沟道的厚度为15nm。3.根据权利要求1所述的闪存单元，其特征在于，所述电子势阱层通过低压化学气相沉积形成，电子势阱层的厚度为7nm。4.根据权利要求1所述的闪存单元，其特征在于，所述隧穿层通过热ALD沉积形成，隧穿层的厚度为5nm。5.根据权利要求1所述的闪存单元，其特征在于，所述氧化硅隔离层...

【专利技术属性】
技术研发人员：王萱，孙中琳，刘尚，刘大铕，
申请(专利权)人：山东华芯半导体有限公司，
类型：发明
国别省市：