直接调制合成器的高级多增益校准制造技术

一种两点调制锁相环(PLL)具有双输入压控振荡器(VCO)。数字数据调制信号与载波结合，输入到反馈分频器。数据调制信号也输入到偏移数模转换器(DAC)，以产生模拟电压到VCO的第二个输入端。通过VCO的环路路径比通过VCO的DAC路径有更高的增益，其线性度更好。校准单元对VCO输出进行分频，并对脉冲进行计数。偏移DAC有数据输入和增益输入。在校准期间，将DAC的数据输入设置为最小值，然后对VCO输出脉冲进行计数，并对输入到DAC的两个增益值重复上述操作。从这四个计数中，K(DAC)计算器会计算出校准增益值，并将其施加于偏移DAC的增益输入。并将其施加于偏移DAC的增益输入。并将其施加于偏移DAC的增益输入。

【技术实现步骤摘要】
【国外来华专利技术】直接调制合成器的高级多增益校准


[0001]本专利技术涉及锁相环(PLL
’
s，Phase-Locked Loops)，特别涉及使用两个增益值的压控振荡器(VCO，Voltage-Controlled Oscillator)的增益校准。

技术介绍

[0002]先进的无线通信系统通常需要精确的时钟，该时钟被调制以携带数据。可以使用带有压控振荡器(VCO)的锁相环(PLL)来生成时钟，压控振荡器(VCO)将输入电压转换成频率取决于输入电压的输出时钟。
[0003]一些通信标准采用高频率，并且可以从一个频道跳到另一个频道，以避免传输干扰或其它阻碍。因此，VCO可能需要运行在一个较宽的频率范围上，并需要一个大增益。大的VCO增益通常需要大的芯片面积，因此需要更高的制造成本和功率。
[0004]PLL可用于生成一个时钟，然后通过诸如上变频混频器(up-conversion mixer)和数模转换器(DAC，Digital-to-Analog Converter)将数据与PLL输出后的时钟混合。但是，DAC会引入同相和正交信号不匹配(IQ不匹配)。DAC和混频器所需的芯片面积增加了成本和功率要求。
[0005]也可以使用两点调制PLL。数据被注入PLL本身，使PLL输出的是数据调制输出，而不是一个固定时钟。使用两点调制PLL时，不再需要上变频混频器及其DAC。两点调制PLL还可以提高噪声性能。从功率放大器到VCO的拉动效应可以减轻。
[0006]图1显示一种现有技术的两点调制PLL。锁相环(PLL)由相频检测器42、电荷泵44、环路滤波器46、加法器72、VCO 41和多模分频器(multi-mode divider)52组成。来自VCO 41的输出时钟FOUT通过多模分频器52进行分频，并通过相频检测器42与一个参考时钟FREF进行比较。比较结果使电荷泵44对环路滤波器46进行充电或放电，从而调整VCO 41的输入电压。VCO 41通过调整输出时钟FOUT的频率来响应其输入电压的变化。
[0007]数据用于调制或编码来自VCO 41的FOUT。数据在两个点注入到PLL中。数据IN1被施加到多模分频器52，而数据IN2被输入到加法器72。相同的数据值施加到IN1和IN2，但IN1可以是数据的数字表示，而IN2可以是表示相同数据的模拟电压。IN1使多模分频器52对其除数(divisor)进行调制，而IN2直接调整VCO 41的输入电压。由于IN2施加在VCO 41的输入端，所以它具有高通特性，而IN1较早施加在PLL环路中，具有低通特性。由IN1引入的多模分频器52中除数的调制必须经过相频检测器42、电荷泵44和环路滤波器46，然后才能到达注入IN2的加法器72，因此IN1比IN2具有更大的固有延迟。
[0008]图2A-C是频率响应图，突出了两点调制PLL中的增益不匹配。由于IN2不通过相频检测器42、电荷泵44和环路滤波器46，因此其频率响应受VCO 41的增益主导。
[0009]图2A显示匹配良好的两点调制PLL的曲线图。由于多模分频器52、相频检测器42、电荷泵44和环路滤波器46的延迟，IN1的频率响应在较高频率时有所下降。这些延迟在IN2中是不存在的，IN2在高频时有很好的响应，但在低频时响应较差。因此，IN1类似于低通滤波器，而IN2类似于高通滤波器。
[0010]由于相同的数据通过IN1和IN2，所以总频率响应是IN1和IN2的频率响应曲线的总和。如图2A所示，在增益匹配良好的情况下，该总响应在所有频率上都是比较平坦的。
[0011]在图2B中，VCO的增益K
VCO
过高。VCO 41的高增益极大地影响了IN2的高频响应，而IN1则保持不变，因为多模分频器52、相频检测器42、电荷泵44和环路滤波器46并没有因VCO 41的增益变化而改变。总频率响应，即IN1和IN2的频率响应曲线之和，在交叉频率FC之后上升。总响应曲线在高频率时的跳变会导致信号失真。
[0012]在图2C中，VCO的增益K
VCO
过低。VCO 41的低增益降低了IN2的高频响应，而IN1的高频响应基本保持不变。总频率响应在交叉频率FC后下降，因为高频响应由通过IN2和VCO 41注入的数据主导。
[0013]VCO 41的增益取决于工艺，并因芯片而异。工艺、电源电压和温度(PVT，Process,power-supply Voltage,and Temperature)的变化会严重影响VCO增益，从而影响频率响应，导致信号失真。在设计阶段，电路的设计可以使IN1的低频响应与IN2在典型PVT条件下的高频响应相匹配。
[0014]增益校准通常用于调整PVT条件，并更好地匹配两点调制PLL的高频和低频响应。通过对VCO 41的增益进行良好的校准，IN1的低频响应可以在一定范围的PVT条件下与IN2的高频响应很好地匹配。
[0015]有时会使用大面积电路进行校准，如ADC
’
s、模拟比较器和双环滤波器等。可以使用高频计数器，但这些计数器会在工作频率较高的时候消耗很大的功率。单输入VCO在线性度和调谐范围上有一定的限制。校准单元通常使用乘法器和除法器，这些都是大型复杂电路。大型电路的芯片面积较大，增加了成本和功耗，因此不可取。诸如模拟比较器和ADC之类的精密电路可能需要大型元件才能达到目标精度。
[0016]随着系统的升温，PVT可能会继续变化，从而迫使重新校准和更多延迟。有些系统是闭环，在校准期间，PLL环路滤波器保持连接到VCO输入。这是不可取的，因为环路会有额外的稳定时间。开环系统在校准期间将PLL环路滤波器与VCO输入断开连接，从而加快了校准时间。
[0017]当需要高精度时，VCO校准中使用的DAC可能难以实施。有时需要10位(bit)以上的DAC。这些分辨率超过10位的DAC非常昂贵，而且难以实施。因此，希望缩小用于校准的DAC的尺寸。
[0018]期望有一种具有开环校准系统的两点调制PLL。最好是不使用精密模拟比较器的校准系统。两点调制PLL需要的是全数字校准单元。两点调制PLL最好是使用双输入VCO，以打破线性度和调谐范围之间的权衡。需要一个不使用乘法器和分频器(divider)的校准单元。希望有一个低功耗、低面积的校准单元。
附图说明
[0019]图1显示一种现有技术的两点调制PLL。
[0020]图2A-C是显示突出两点调制PLL中的增益不匹配的频率响应图。
[0021]图3是使用一个溢出计数器和一个偏移DAC用两个增益值来校准VCO增益的两点调制PLL的框图。
[0022]图4是双输入VCO的示意图。
[0023]图5显示一个环路滤波器。
[0024]图6是突出双增益点校准的曲线图。
[0025]图7A-7C显示图3的两点调制PLL的双增益点校准流程图。
具体实施方式
[0026]本专利技术涉本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种可调增益合成器，包括：相位检测器，其用于比较参考时钟与反馈时钟；电荷泵，其由所述相位检测器激活；环路滤波器，其由所述电荷泵充电和放电；电压可控振荡器(VCO)，其有一个环路输入和一个调制输入，所述环路输入用于确定VCO输出的频率，所述调制输入用于调制所述VCO输出的频率；开关，其用于在正常模式期间将所述环路滤波器连接到所述环路输入，并在校准模式期间断开所述环路滤波器并向所述环路输入施加一个参考电压，其中在校准模式期间，所述可调增益合成器以开环模式工作；反馈分频器，其用于将所述VCO输出除以一个除数以产生所述反馈时钟；校准单元，其具有脉冲计数器，用于接收所述VCO输出并产生一个时间段的脉冲计数；数模转换器(DAC)，其接收调制输入和增益校准输入，所述调制输入接收数据调制信号，所述DAC产生信号到所述VCO的调制输入；校准单元中的控制器，其用于将所述DAC的所述增益校准输入强制设置为第一DAC增益值，并在所述脉冲计数器在一个时间段内产生第一脉冲计数的同时将所述数据调制信号强制设置为最大值，并在所述脉冲计数器在所述时间段产生第二脉冲计数的同时将所述数据调制信号强制设置为最小值；其中，所述校准单元中的控制器还将所述DAC的所述增益校准输入强制设置为第二DAC增益值，并在所述脉冲计数器在所述时间段内产生第三脉冲计数的同时将所述数据调制信号强制设置为最大值，并在所述脉冲计数器在所述时间段内产生第四脉冲计数的同时，将所述数据调制信号强制设置为最小值；以及K(DAC)计算器，其从所述第一、第二、第三和第四脉冲计数产生校准DAC增益值；其中，在正常模式期间，将所述校准DAC增益值施加于所述DAC的所述增益校准输入，以通过增益补偿来调整所述VCO的所述调制输入；从而，在两个DAC增益值下的校准会产生四个脉冲计数，所述四个脉冲计数确定施加到所述DAC的所述增益校准输入的所述校准DAC增益值。2.根据权利要求1所述的可调增益合成器，其中所述K(DAC)计算器：使用加法器、移位寄存器，并执行一次除法；其中，在校准期间，所述校准单元不执行两次或更多次除法运算。3.根据权利要求2所述的可调增益合成器，其中所述K(DAC)计算器包括函数发生器，所述函数发生器生成所述校准DAC增益值作为所述第一、第二、第三和第四脉冲计数的函数，其中所述校准DAC增益值为:P1
–2P2
*[(C2-C1)/(C4-C3-C2+C1)]+P3其中:C1是所述第一脉冲计数；C2是所述第二脉冲计数；C3是所述第三脉冲计数；C4是所述第四脉冲计数；FREF是所述参考时钟的参考频率，单位为赫兹；
N是测量每个计数的所述时间段内的FREF的周期数；K是所述脉冲计数器的除数，其中K等于或大于1；其中，P1、P2和P3是由FREF、N和K确定的参数，使得2*K*FREF/N是2的幂。4.根据权利要求3所述的可调增益合成器，其中所述第一DAC增益值是所述DAC参考值的可能值范围的四分之三；其中所述第二DAC增益值是所述DAC参考值的可能值范围的四分之一。5.根据权利要求1所述的可调增益合成器，其中当所述DAC的所述增益校准输入被设置为最小值时，所述DAC从所述DAC的所述调制输入获得非零增益。6.根据权利要求5所述的可调增益合成器，其中，所述数据调制信号具有至少12个二进制位；其中，到所述VCO的所述环路输入的增益大于到所述VCO的所述调制输入的增益；其中，到所述VCO的所述环路输入的线性度小于到所述VCO的所述调制输入的线性度。7.根据权利要求5所述的可调增益合成器，其中，所述校准DAC增益值、所述第一DAC增益值、和所述第二DAC增益值均是具有至少7位的二进制字。8.根据权利要求5所述的可调增益合成器，其中，所述脉冲计数器是溢出计数器，所述溢出计数器在产生所述第二脉冲计数时通过修改所述第一脉冲计数来直接产生第一脉冲计数差，所述溢出计数器在产生所述第四脉冲计数时通过修改所述第三脉冲计数来直接产生第二脉冲计数差，其中，所述K(DAC)计算器接收脉冲计数差作为所述第一、第二、第三和第四脉冲计数。9.根据权利要求3所述的可调增益合成器，其中所述脉冲计数器包括:分脉冲计数器；预分频器，其在所述VCO输出的每K个脉冲后产生一个脉冲到所述分脉冲计数器，其中K是至少为1的实数；从而在计数之前将所述VCO输出除以K。10.根据权利要求3所述的可调增益合成器，其中所述反馈分频器是允许分数除数的多模分频器。11.根据权利要求10所述的可调增益合成器，还包括：sigma-delta调制器，其耦接至所述反馈分频器，用于抖动两个或更多个整数除数以应用到所述反馈分频器。12.根据权利要求11的可调增益合成器，还包括：求和器，其接收所述数据调制信号和信道选择信号，用于产生调制信号到所述sigma-delta调制器；其中，在所述反馈分频器和所述VCO的调制输入端注入数据调制；其中，所述可调增益合成器为两点调制锁相环(PLL)。13.一种两点调制锁相环(PLL)，包括：压控振荡器(VCO)，其产生一个VCO输出，所述VCO输出的频率由VCO环路输入和增益调制输入决定；反馈分频器，其通过将所述VCO输出除以除数来产生反馈时钟，其中所述除数由调制数据输入来调制；
相位比较器，其将所述反馈时钟与参考时钟比较，以产生相位比较结果；环路滤波器，其产生一个环路电压；电荷泵，其响应于所述相位比较结果对所述环路滤波器进行充电和放电；开关，其在正常工作模式期间将所述环路电压连接到所述VCO环路输入，并在校准模式期间将所述参考电...

【专利技术属性】
技术研发人员：陈达夫，
申请(专利权)人：香港应用科技研究院有限公司，
类型：发明
国别省市：