一种芯片封装结构制造技术

本发明专利技术公开了一种芯片封装结构。该芯片封装结构，包括：封装框架；电阻元件，贴装于封装框架上；至少一个芯片，包括第一芯片，第一芯片贴装于封装框架上，第一芯片包括衬底、表面电极和衬底电极，电阻元件的第一端与衬底电极电连接，电阻元件的第二端连接封装框架；至少一个电极引脚，位于封装框架的至少一侧，分别与至少一个芯片对应的表面电极电连接。本发明专利技术解决了现有的芯片封装结构中封装芯片的耐压性能与动态性能无法兼顾的问题，本发明专利技术在提高封装芯片的耐压性能的同时，保证了封装芯片的动态性能。态性能。态性能。

【技术实现步骤摘要】
一种芯片封装结构


[0001]本专利技术实施例涉及芯片封装
，尤其涉及一种芯片封装结构。

技术介绍

[0002]在半导体电子器件方面，AlGaN/GaN高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)是具有高浓度二维电子气(Two-Dimensional Electron Gas，2DEG)的宽禁带半导体器件，具有输出功率密度高、耐高温、稳定性强和击穿电压高的特点，在电力电子器件领域具有极大的应用潜力。
[0003]在AlGaN/GaN高电子迁移率晶体管的封装结构中，AlGaN/GaN高电子迁移率晶体管的衬底浮空可以提高器件的耐压性能，但同时会引入动态电阻的问题，引入动态电阻会导致器件的功耗增大，进而导致器件发热严重，影响器件的动态性能；为避免引入动态电阻，提高器件的动态性能，可以将衬底接地，但此时器件的耐压性能会下降。如何兼顾AlGaN/GaN高电子迁移率晶体管的耐压性能和动态性能成为AlGaN/GaN高电子迁移率晶体管封装结构的研究方向之一。

技术实现思路

[0004]有鉴于此，本专利技术的目的是提出一种芯片封装结构，以在提高封装芯片的耐压性能的同时，保证封装芯片的动态性能。
[0005]为实现上述目的，本专利技术采用如下技术方案：
[0006]本专利技术实施例提供了一种芯片封装结构，包括：
[0007]封装框架；
[0008]电阻元件，贴装于所述封装框架上；
[0009]至少一个芯片，包括第一芯片，所述第一芯片贴装于所述封装框架上，所述第一芯片包括衬底、表面电极和衬底电极，所述电阻元件的第一端与所述衬底电极电连接，所述电阻元件的第二端连接封装框架；
[0010]至少一个电极引脚，位于所述封装框架的至少一侧，分别与所述至少一个芯片对应的表面电极电连接。
[0011]可选的，所述电阻元件的电阻和所述第一芯片在击穿电压下的纵向电阻之比为0.1～5。
[0012]可选的，所述电阻元件的电阻为1x106Ω～1x109Ω。
[0013]可选的，所述第一芯片贴装于所述电阻元件远离所述封装框架一侧的表面，所述衬底电极位于所述第一芯片靠近所述电阻元件一侧的表面，所述表面电极位于所述第一芯片远离所述电阻元件一侧的表面，所述衬底电极与所述电阻元件电接触。
[0014]可选的，所述至少一个芯片还包括第二芯片，所述第二芯片贴装于所述封装框架上，所述表面电极包括第一栅极、第一源极和第一漏极，所述第二芯片包括第二栅极、第二源极和第二漏极，所述第二芯片与所述第一芯片形成cascode级联。
[0015]可选的，还包括基底，所述基底贴装于所述封装框架上，所述第二芯片贴装于所述基底远离所述封装框架一侧的表面，所述基底远离所述封装框架一侧的表面与所述第一源极电连接，所述基底靠近所述封装框架一侧的表面与所述第一栅极电连接。
[0016]可选的，所述基底与所述电阻元件分别独立，在所述基底远离所述封装框架一侧的表面为导电层，所述导电层的面积大于所述第二芯片所占的面积。
[0017]可选的，所述第一栅极、所述第一源极和所述第一漏极位于所述第一芯片远离所述电阻元件一侧的表面；所述第二栅极和所述第二源极位于所述第二芯片远离所述基底一侧的表面，所述第二漏极位于所述第二芯片靠近所述基底一侧的表面且所述第二漏极与所述导电层电接触；所述至少一个电极引脚包括栅极引脚、源极引脚和漏极引脚；
[0018]所述第二栅极与所述栅极引脚电连接，所述第一栅极以及所述第二源极与所述源极引脚电连接，所述第一漏极与所述漏极引脚电连接，所述第一源极与所述导电层位于所述第二芯片所在区域之外的部分电连接。
[0019]可选的，所述第一芯片为高压耗尽型AlGaN/GaN高电子迁移率晶体管，所述第二芯片为低压增强型硅场效应晶体管。
[0020]可选的，所述至少一个电极引脚位于所述封装框架的两侧或四侧。
[0021]本专利技术的有益效果是：本专利技术提供的芯片封装结构，通过将电阻元件贴装于封装框架上，电阻元件的第一端与第一芯片的衬底电极电连接，电阻元件的第二端连接框架，即电阻元件串接于第一芯片的衬底电极与封装框架之间，且电阻元件的电阻和第一芯片在击穿电压下的纵向电阻在同一数量级，且电阻元件的电阻远小于第一芯片在低压导通下的纵向电阻。由此，在第一芯片耐高压阶段，由于电阻元件的电阻和第一芯片在击穿电压下的纵向电阻在同一数量级，使得电阻元件承受了一定的纵向耐压，进而提高了第一芯片的耐压性能；同时，在第一芯片从阻断状态切换到导通状态时，第一芯片处于低压导通阶段，由于电阻元件的电阻远小于第一芯片在低压导通下的纵向电阻，使得第一芯片衬底电位与地电位相当，衬底中的非平衡载流子从电阻元件流出，进而降低了第一芯片从阻断状态切换到导通状态时的动态电阻，从而降低了第一芯片的功耗，保证第一芯片的动态性能。
附图说明
[0022]下面将通过参照附图详细描述本专利技术的示例性实施例，使本领域的普通技术人员更清楚本专利技术的上述及其他特征和优点，附图中：
[0023]图1是本专利技术实施例提供的一种芯片封装结构的结构示意图；
[0024]图2是本专利技术实施例提供的一种芯片封装结构的等效电路图；
[0025]图3是本专利技术实施例提供的另一种芯片封装结构的结构示意图；
[0026]图4是本专利技术实施例提供的另一种芯片封装结构的等效电路图；
[0027]图5是本专利技术实施例提供的又一种芯片封装结构的等效电路图；
[0028]图6是本专利技术实施例提供的再一种芯片封装结构的等效电路图；
[0029]图7是本专利技术实施例提供的又一种芯片封装结构的结构示意图。
具体实施方式
[0030]下面结合附图并通过具体实施方式来进一步说明本专利技术的技术方案。可以理解的
是，此处所描述的具体实施例仅仅用于解释本专利技术，而非对本专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分而非全部结构。
[0031]本专利技术实施例提供的芯片封装结构适用于在提高封装芯片耐压性的同时，保证封装芯片动态性能的情况，可用于单芯片封装或多芯片封装，其中多芯片封装可包括级联芯片封装。
[0032]本专利技术实施例提供的芯片封装结构包括：封装框架；电阻元件，贴装于封装框架上；至少一个芯片，包括第一芯片，第一芯片贴装于封装框架上，第一芯片包括衬底、表面电极和衬底电极，电阻元件的第一端与衬底电极电连接，电阻元件的第二端连接封装框架，至少一个电极引脚，位于封装框架的至少一侧，分别与至少一个芯片对应的表面电极电连接。其中，电阻元件的电阻和第一芯片在击穿电压下的纵向电阻在同一数量级，进而提高了第一芯片的耐压性能。
[0033]其中，第一芯片可以为二极管，对应的表面电极包括阳极和阴极，阳极和阴极可以位于二极管的与衬底电极相对的表面；第一芯片也可以为三极管，对应的表面电极包括栅极、源极和漏极，此时第一芯片可以为金属氧化物半导体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片封装结构，其特征在于，包括：封装框架；电阻元件，贴装于所述封装框架上；至少一个芯片，包括第一芯片，所述第一芯片贴装于所述封装框架上，所述第一芯片包括衬底、表面电极和衬底电极，所述电阻元件的第一端与衬底电极电连接，所述电阻元件的第二端连接封装框架；至少一个电极引脚，位于所述封装框架的至少一侧，分别与所述至少一个芯片对应的表面电极电连接。2.根据权利要求1所述的芯片封装结构，其特征在于，所述电阻元件的电阻和所述第一芯片在击穿电压下的纵向电阻之比为0.1～5。3.根据权利要求1所述的芯片封装结构，其特征在于，所述电阻元件的电阻为1x106Ω～1x109Ω。4.根据权利要求1所述的芯片封装结构，其特征在于，所述第一芯片贴装于所述电阻元件远离所述封装框架一侧的表面，所述衬底电极位于所述第一芯片靠近所述电阻元件一侧的表面，所述表面电极位于所述第一芯片远离所述电阻元件一侧的表面，所述衬底电极与所述电阻元件电接触。5.根据权利要求1所述的芯片封装结构，其特征在于，所述至少一个芯片还包括第二芯片，所述第二芯片贴装于所述封装框架上，所述表面电极包括第一栅极、第一源极和第一漏极，所述第二芯片包括第二栅极、第二源极和第二漏极，所述第二芯片与所述第一芯片形成cascode级联。6.根据权利要求5所述的芯片封装结构，其特征在于，还包括基底，所述基底贴装...

【专利技术属性】
技术研发人员：吴俊峰，
申请(专利权)人：苏州捷芯威半导体有限公司，
类型：发明
国别省市：