运算放大器的降电容方案制造技术

本发明专利技术公开了一种运算放大器，包括一第一差分输入对、一第一开关器及一第二开关器。该第一差分输入对包括一第一输入晶体管及一第二输入晶体管。该第一输入晶体管具有一栅极端，其耦接于该运算放大器的一输出端。该第二输入晶体管具有一栅极端。该第一开关器耦接于该第一输入晶体管的该栅极端及该第二输入晶体管的该栅极端之间。该第二开关器耦接于该运算放大器的一第一输入端及该第二输入晶体管的该栅极端之间。的该栅极端之间。的该栅极端之间。

【技术实现步骤摘要】
运算放大器的降电容方案


[0001]本专利技术涉及一种运算放大器，尤其涉及一种可用于面板的源极驱动装置的运算放大器。

技术介绍

[0002]运算放大器为模拟集成电路(Analog Integrated Circuit，Analog IC)中常用的基本电路组件，模拟集成电路可以是例如面板的源极驱动装置或数据驱动装置等。在高分辨率和低偏移(意即数据电压偏差小)的源极驱动集成电路的设计和应用下，现有的源极驱动电路中作为输出缓冲器使用的运算放大器(下文简称为源极放大器(Source Operational Amplifier，S-OP))的单级设计的带宽及速度都已符合需求。然而，因输入对的寄生电容过大，造成源极放大器的输出速度产生瓶颈而无法提升，此瓶颈主要来自于数字模拟转换器(Digital-to-Analog Converter，DAC)输出端至源极放大器输入端产生的电阻电容延迟(RC delay)。
[0003]请参考图1，图1为一源极驱动电路10的示意图。图1示出了伽玛电压(Gamma voltage)产生电路的输出缓冲器至源极放大器(S-OP)之间的电路。伽玛电压产生电路的输出缓冲器通常可由运算放大器来实现，因此又称为输入伽玛运算放大器(Input Gamma Operational Amplifier，IGOP)。由输入伽玛运算放大器所产生的七个掐点电压(tap voltage)Gamma1～Gamma7并通过伽玛电阻的分压而产生多个伽玛电压输出至电阻阶梯式数字模拟转换器(Resistor-ladder DAC，RDAC)。根据输入图像数据(例如8位或10位的数据码)，电阻阶梯式数字模拟转换器可从多个伽玛电压中选择与输入图像数据相应的伽玛电压传送至源极放大器的输入端。电阻阶梯式数字模拟转换器包括多个开关器，分别由对应于输入图像数据的控制信号所控制。当电阻阶梯式数字模拟转换器进行电压选择时，其中的部分开关器开启，一连串导通路径所形成的阻抗(即Ron)加上源极放大器的差分输入对的寄生电容和路径上的寄生电容产生电阻电容充放电的时间延迟，此电阻电容时间延迟将严重限制住整个源极驱动集成电路系统在高分辨率之下的信号传递。
[0004]为了缩小从电阻阶梯式数字模拟转换器至源极放大器输入对之间的电路产生的时间延迟，较简单的解决方法是降低电阻阶梯式数字模拟转换器的开关器开启的阻抗或减少电阻串中的电阻数目。然而，当电阻阶梯式数字模拟转换器或电阻串简化到极致时，则会随着更高分辨率的应用而产生更大的时间延迟。
[0005]请参考图2，图2示出了现有源极放大器的一输入级电路200中的多个差分输入对，多个差分输入对可通过内插来产生更细致的输入数据电压电平，以提升源极放大器所输出的数据电压分辨率。举例来说，若欲提供8位的分辨率，可使用6位的数字模拟转换器搭配2位的源极放大器。在例如一差动差分放大器(Differential Difference Amplifier，DDA)的范例结构中具有多个差分输入对，每一差分输入对由多颗金氧半场效晶体管(Metal Oxide Semiconductor Field-Effect Transistor，MOSFET)组成并耦接于多个电流源(接收偏置电压VB)，其中，不同差分输入对可接收略为不同的输入数据电压(例如输入数据电
压Vin1+、Vin1-、Vin2+、Vin2-、Vin3+、Vin3
-…
等，如图2所示)以进行内插。当系统具有更高色彩分辨率的需求，例如8位到10位或甚至12位时，更低的数据电压偏差也是必需的。然而，源极放大器的差分输入对的面积急速上升，例如在差动差分放大器架构之下，当分辨率提高2位时，差分输入对的电路面积会以4倍的幅度增长(其寄生电容也等比例增长)，导致电阻阶梯式数字模拟转换器的输出端的寄生电容倍率性成长，致使源极放大器的输入信号延迟的情况加剧。

技术实现思路

[0006]因此，本专利技术的主要目的即在于提供一种用于源极驱动装置的运算放大器的降电容方案，以解决上述问题。
[0007]本专利技术的一实施例公开了一种运算放大器，其包括一第一差分输入对、一第一开关器及一第二开关器。该第一差分输入对包括一第一输入晶体管及一第二输入晶体管。该第一输入晶体管具有一栅极端，其耦接于该运算放大器的一输出端。该第二输入晶体管具有一栅极端。该第一开关器耦接于该第一输入晶体管的该栅极端及该第二输入晶体管的该栅极端之间。该第二开关器耦接于该运算放大器的一第一输入端及该第二输入晶体管的该栅极端之间。
附图说明
[0008]图1为一源极驱动电路的示意图。
[0009]图2示出了现有源极放大器的一输入级电路中的多个差分输入对。
[0010]图3为本专利技术实施例一运算放大器的输入级电路的示意图。
[0011]图4示出了具有多个正输入端及多个负输入端的一源极放大器的范例。
[0012]图5为正常驱动模式和升速驱动模式之下的电压切换的示意图。
[0013]图6～9为本专利技术实施例一源极放大器的一输入级电路的示意图。
[0014]图10A及10B为本专利技术实施例一源极放大器的输入级电路的示意图。
[0015]图11为本专利技术实施例一源极驱动电路的示意图。
[0016]图12示出了图11中的降电容电路的范例示意图。
[0017]图13A及13B示出了显示线期间内降电容电路的详细运作方式。
[0018]图14示出了降电容电路的一种实际电路图。
[0019]图15为降电容电路的相关控制信号的波形图。
[0020]其中，附图标记说明如下：
[0021]10、110
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源极驱动电路
[0022]S-OP、40
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源极放大器
[0023]IGOP
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输入伽玛运算放大器
[0024]Gamma1～Gamma7
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掐点电压
[0025]RDAC
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电阻阶梯式数字模拟转换器
[0026]Ron
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阻抗
[0027]200、300、600、800、900、100
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输入级电路
[0028]VB、VB1～VB3
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偏置电压
[0029]Vin1+、Vin1-、Vin2+、Vin2-、Vin3+、输入数据电压
[0030]Vin3-、Vink+、Vink-、Vin(k+1)+、
[0031]Vin(k-1)-、Vinx+、Vinx-、VinN+、
[0032]V本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种运算放大器，包括：一第一差分输入对，包括：一第一输入晶体管，具有一栅极端，其耦接于该运算放大器的一输出端；以及一第二输入晶体管，具有一栅极端；一第一开关器，耦接于该第一输入晶体管的该栅极端及该第二输入晶体管的该栅极端之间；以及一第二开关器，耦接于该运算放大器的一第一输入端及该第二输入晶体管的该栅极端之间。2.如权利要求1所述的运算放大器，其特征在于，在一第一驱动模式之下，该第一开关器关闭而该第二开关器开启，且在一第二驱动模式之下，该第一开关器开启而该第二开关器关闭。3.如权利要求2所述的运算放大器，其特征在于，在该第一驱动模式之下，该第二输入晶体管的该栅极端耦接至该运算放大器的该第一输入端，且在该第二驱动模式之下，该第二输入晶体管的该栅极端耦接至该第一输入晶体管的该栅极端。4.如权利要求2所述的运算放大器，其特征在于，该第一开关器及该第二开关器在一显示线期间内的一上升时间及一下降时间当中至少一者之内操作在该第二驱动模式。5.如权利要求1所述的运算放大器，其特征在于，该第一差分输入对还包括：一第三输入晶体管，具有一栅极端，其耦接于该运算放大器的该输出端；以及一第四输入晶体管，具有一栅极端，其耦接于该运算放大器的该第一输入端。6.如权利要求1所述的运算放大器，其特征在于，还包括一第二差分输入对，该第二差分输入对包括：一第五输入晶体管，具有一栅极端，其耦接于该运算放大器的该输出端；以及一第六输入晶体管，具有一栅极端，其耦接于该运算放大器的一第二输入端。7.如权利要求1所述的运算放大器，其特征在于，还包括一第三差分输入对，该第三差分输入对包括：一第七输入晶体管，具有一栅极端，其耦接于该运算放大器的该输出端；以及一第八输入晶体管，具有一栅极端；其中，该运算放大器还包括：一第三开关器，耦接于该第七输入晶体管的该栅极端及该第八输入晶体管的该栅极端之间；以及...

【专利技术属性】
技术研发人员：王颖翔，张淙豪，廖容兴，
申请(专利权)人：联咏科技股份有限公司，
类型：发明
国别省市：