包括层叠的半导体芯片的半导体封装制造技术

包括层叠的半导体芯片的半导体封装。一种半导体封装包括：基板；第一中介层，其设置在基板上方；第一芯片层叠物，其在第一中介层的一侧设置在基板上，其中，第一芯片层叠物包括以在第一方向上偏移的方式层叠的多个第一半导体芯片；第二芯片层叠物，其设置在第一芯片层叠物上，其中，第二芯片层叠物包括以在与第一方向相反的第二方向上偏移的方式层叠的多个第二半导体芯片；以及第三芯片层叠物，其在第一中介层的另一侧设置在基板上，其中，第三芯片层叠物包括以在第二方向上偏移的方式层叠的多个第三半导体芯片。的多个第三半导体芯片。的多个第三半导体芯片。

【技术实现步骤摘要】
包括层叠的半导体芯片的半导体封装


[0001]本专利文献涉及半导体封装，更具体地，涉及一种包括层叠在基板上方的多个芯片的半导体封装。

技术介绍

[0002]用于处理大量数据的电子装置正朝着较小体积演进。因此，越来越需要增加这些电子装置的集成度。
[0003]由于半导体集成技术的限制，仅通过单个半导体芯片很难满足所需性能目标。因此，通常制造具有多个嵌入式半导体芯片的半导体封装。
[0004]尽管半导体封装包括多个半导体芯片，但需要满足诸如操作的准确度和速度改进、尺寸最小化、工艺简化以及成本降低的各种要求。

技术实现思路

[0005]各种实施方式涉及一种以相对低的占地面积(footprint)具有高集成度的半导体封装。
[0006]在实施方式中，一种半导体封装可包括：基板；第一中介层，其设置在基板上方；第一芯片层叠物，其在第一中介层的一侧设置在基板上，其中，第一芯片层叠物包括以在第一方向上偏移的方式层叠的多个第一半导体芯片；第二芯片层叠物，其设置在第一芯片层叠物上，其中，第二芯片层叠物包括以在与第一方向相反的第二方向上偏移的方式层叠的多个第二半导体芯片；以及第三芯片层叠物，其在第一中介层的另一侧设置在基板上，其中，第三芯片层叠物包括以在第二方向上偏移的方式层叠的多个第三半导体芯片。第一中介层可由在第一方向上突出超过第一芯片层叠物的第二芯片层叠物的底表面接触。第三芯片层叠物的厚度可大于第一芯片层叠物的厚度和第二芯片层叠物的厚度之和。此外，第三芯片层叠物可在第一中介层的至少一部分上方延伸，以使得第一中介层的至少一部分位于第三芯片层叠物下方的空间中。
附图说明
[0007]图1是示出根据实施方式的半导体封装的横截面图。
[0008]图2A和图2B是更详细地示出图1的第一中介层150的示例的横截面图和平面图。
[0009]图3A、图3B和图3C是更详细地示出图1的第二中介层160的示例的图。
[0010]图4A、图4B和图4C是更详细地示出图1的第三中介层170的示例的图。
[0011]图5示出例示了采用包括根据实施方式的半导体封装的存储卡的电子系统的框图。
[0012]图6示出例示了包括根据实施方式的半导体封装的另一电子系统的框图。
具体实施方式
[0013]下面参照附图详细描述所公开的技术的各种示例和实现方式。
[0014]附图可能未必按比例，在一些情况下，附图中的至少一些结构的比例可能已被夸大，以便清楚地示出所描述的示例或实现方式的特定特征。在以多层结构呈现具有两个或更多个层的附图或描述中的特定示例时，如所示的这些层的相对定位关系或布置层的顺序反映了所描述或示出的示例的特定实现方式，不同的相对定位关系或布置层的顺序可能是可能的。另外，多层结构的所描述或示出的示例可能没有反映该特定多层结构中所存在的所有层(例如，两个所示层之间可存在一个或更多个附加层)。作为特定示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“上方”或者基板“上”或“上方”时，第一层可直接形成在第二层或基板上，但也可表示第一层和第二层或基板之间可存在一个或更多个其它中间层的结构。
[0015]图1是示出根据实施方式的半导体封装50的横截面图。
[0016]参照图1，半导体封装50可包括基板100、设置在基板100上方的第一至第四芯片层叠物110、120、130和140以及第一至第三中介层150、160和170。
[0017]基板100可以是用于半导体封装50的板，例如印刷电路板(PCB)，其具有电路和/或布线结构以传送电信号。
[0018]基板100可具有第一表面以及可位于第一表面的相对侧的第二表面，包括在半导体封装50中的各种电子元件(例如，第一至第四芯片层叠物110、120、130和140和第一至第三中介层150、160和170)可设置在第一表面上，用于将半导体封装50连接到外部的端子可设置在第二表面上。第一表面可被称为顶表面，第二表面可被称为底表面。
[0019]基板100可包括第一基板焊盘102和第二基板焊盘104。第一基板焊盘102可设置在第一表面上以将电子元件电连接到基板100，第二基板焊盘102可设置在第二表面上以将外部连接端子180电连接到基板100。作为参考，基板焊盘可指示设置在基板100的顶表面和底表面上以便将基板100连接到其它组件的导电元件或端子。例如，第一基板焊盘102可以是用于引线接合的接合指状物，第二基板焊盘104可以是用于接合焊球的焊区(ball land)。第一基板焊盘102和第二基板焊盘104可以是基板100内的电路和/或布线结构的部分。第一基板焊盘102可包括用于分别与第一芯片层叠物110、第二芯片层叠物120、第三芯片层叠物130和第四芯片层叠物140连接的四个基板焊盘102-1至102-4。然而，第一基板焊盘102和第二基板焊盘104的数量和布置可按各种方式修改。
[0020]第一至第四芯片层叠物110、120、130和140可设置在基板100的第一表面上。
[0021]第一芯片层叠物110可包括以按阶梯形状偏移的方式层叠的多个第一半导体芯片110-1至110-8。在本实施方式中，描述了第一芯片层叠物110包括八个第一半导体芯片110-1至110-8。然而，包括在第一芯片层叠物110中的第一半导体芯片的数量可改变为各种值。为了描述方便，第一半导体芯片按距基板100的距离的升序由标号110-1至110-8依次表示。第一半导体芯片110-1至110-8中的任一个(例如，第一半导体芯片110-1)可在与基板100的第一表面平行的方向上相对于在层叠方向上相邻的另一半导体芯片(例如，第一半导体芯片110-2)偏移层叠。第一半导体芯片110-1至110-8的偏移方向以下称为第一偏移方向或第一方向。在本横截面图中，第一偏移方向可对应于右手方向。随着第一半导体芯片110-1至110-8偏移层叠，第一半导体芯片110-1至110-8的顶表面可部分地暴露，这些顶表面从第一
半导体芯片110-1至110-8的位于第一偏移方向的相对侧的一侧表面(例如，左侧表面)延伸。
[0022]第一半导体芯片110-1至110-8可以是相同的芯片，因为第一半导体芯片110-1至110-8可具有相同的类型、厚度和平面尺寸，并且包括位于相同位置处的第一芯片焊盘112。此外，第一半导体芯片110-1至110-8可以是存储器芯片。例如，第一半导体芯片110-1至110-8中的每一个可以是诸如NAND闪存、相变随机存取存储器(PRAM)或磁阻RAM(MRAM)的非易失性存储器芯片或者诸如动态RAM(DRAM)或静态RAM(SRAM)的易失性存储器芯片。
[0023]第一半导体芯片110-1至110-8中的每一个可具有面向基板100的第一表面(例如，底表面)以及位于第一表面的相对侧的第二表面(例如，顶表面)。第一芯片焊盘112可设置在第一半导体芯片110-1至110-8的相应第二表面上。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装，该半导体封装包括：基板；设置在所述基板上方的第一中介层；在所述第一中介层的一侧设置在所述基板上的第一芯片层叠物，其中，该第一芯片层叠物包括以在第一方向上偏移的方式层叠的多个第一半导体芯片；设置在所述第一芯片层叠物上的第二芯片层叠物，其中，该第二芯片层叠物包括以在与所述第一方向相反的第二方向上偏移的方式层叠的多个第二半导体芯片；以及在所述第一中介层的另一侧设置在所述基板上的第三芯片层叠物，其中，该第三芯片层叠物包括以在所述第二方向上偏移的方式层叠的多个第三半导体芯片，其中，所述第一中介层与在所述第一方向上突出超过所述第一芯片层叠物的所述第二芯片层叠物的底表面接触，其中，所述第三芯片层叠物的厚度大于所述第一芯片层叠物的厚度和所述第二芯片层叠物的厚度之和，并且其中，所述第三芯片层叠物在所述第一中介层的至少一部分上方延伸，以使得所述第一中介层的所述至少一部分位于所述第三芯片层叠物下方的空间中。2.根据权利要求1所述的半导体封装，其中，所述第一中介层电连接在所述第二芯片层叠物与所述基板之间。3.根据权利要求2所述的半导体封装，其中，所述第一芯片层叠物通过位于所述第一芯片层叠物的一侧的第一互连器电连接到所述基板，所述第一芯片层叠物的一侧与所述第一芯片层叠物的另一侧的相对侧对应，其中，所述第一芯片层叠物的另一侧更靠近所述第一中介层，并且所述第三芯片层叠物通过位于所述第三芯片层叠物的另一侧的第三互连器电连接到所述基板，其中，所述第三芯片层叠物的另一侧与所述第三芯片层叠物的一侧相对，其中，所述第三芯片层叠物的一侧更靠近所述第一中介层。4.根据权利要求1所述的半导体封装，其中，所述第一中介层具有与所述第一芯片层叠物相同的厚度。5.根据权利要求1所述的半导体封装，该半导体封装还包括设置在所述第三芯片层叠物上的第四芯片层叠物，其中，该第四芯片层叠物包括以在所述第一方向上偏移的方式层叠的多个第四半导体芯片。6.根据权利要求5所述的半导体封装，该半导体封装还包括：第三中介层，该第三中介层与在所述第二方向上突出超过所述第三芯片层叠物的所述第四芯片层叠物的底表面接触；以及第二中介层，该第二中介层设置在所述第三中介层与所述第一中介层之间。7.根据权利要求6所述的半导体封装，其中，所述第三芯片层叠物的厚度等于所述第一中介层的厚度、第二中介层的厚度和第三中介层的厚度之和。8.根据权利要求6所述的半导体封装，其中，所述第一中介层电连接在所述第二芯片层叠物与所述基板之间，并且电连接在所述第二中介层与所述基板之间；所述第二中介层电连接在所述第一中介层与所述第三中介层之间；并且
所述第四芯片层叠物通过所述第三中介层、所述第二中介层和所述第一中介层电连接到所述基板。9.根据...

【专利技术属性】
技术研发人员：李硕源，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：