防止容错系统通道锁死的防互锁电路和多余度容错系统技术方案

本发明专利技术公开一种防止容错系统通道锁死的防互锁电路和多余度容错系统,防互锁电路包括：监控结果判决子电路、延迟子电路、抗噪子电路。在电路设计上对电源有效信号进行判决、延时、抗噪三层处理；在判决部分，通过比较电路对监控结果进行判断；在延时部分，通过对电容充电达到信号延迟的目的，排除其他通道对本通道的影响；在抗噪部分，通过滞回电路的设计，抑制噪声干扰，有效防止因电平抖动引起的误翻转，将最终处理的信号引入通道故障逻辑，使得系统能够正确获取每个通道的工作状态，以便进行通道的切换和关闭。解决了现有容错系统中，由于各通道之间不同步以及电源特性差异等原因所导致的通道间锁死的现象。导致的通道间锁死的现象。导致的通道间锁死的现象。

【技术实现步骤摘要】
防止容错系统通道锁死的防互锁电路和多余度容错系统


[0001]本专利技术涉及但不限于容错系统机载计算机设计
，涉及一种具有高可靠性、高稳定性的防止容错系统通道锁死的防互锁电路和多余度容错系统。

技术介绍

[0002]容错系统作为机载计算机可靠性设计的关键技术，已经广泛应用于航空航天领域。在多余度容错系统设计中，每一个余度即每个通道都具有独立的通信能力，系统根据不同的控制策略对每个通道的状态进行管理。引入监控电路，目的在于在发现故障后，实现对故障的定位、隔离和通道切换。
[0003]实际应用中发现，由于各个通道之间不同步以及电源特性存在差异等原因，当其中某一通道所监控的信号未完全有效时，该通道输出为故障态并告知给另一通道，导致另一通道最终也输出故障态，通道之间相互锁死，从而严重影响容错系统的可靠性和稳定性。

技术实现思路

[0004]本专利技术的目的是：
[0005]本专利技术实施例提供一种防止容错系统通道锁死的防互锁电路和多余度容错系统，以解决现有容错系统中，由于各通道之间不同步以及电源特性差异等原因所导致的通道间锁死的现象。
[0006]本专利技术的技术方案：
[0007]本专利技术实施例提供一种一种防止多余度容错系统通道间锁死的防互锁电路，其特征在于，包括：监控结果判决子电路、延迟子电路、抗噪子电路；
[0008]所述监控结果判决电路包括信号综合模块和第一比较器，信号综合模块用于将监控模块输入的多路监控信号进行综合判决后，向第一比较器输出判决信号，使得第一比较器根据基准源和输入的判决信号，输出判决结果；
[0009]所述延迟子电路，用于对第一比较器输出的判决结果进行延迟处理，从而向抗噪子电路输出延迟判决信号。
[0010]可选地，如上所述的防止多余度容错系统通道间锁死的防互锁电路中，还包括：所述第一比较器的基准源，包括：串联的第三电阻R3和第四电阻R4，第三电阻R3连接到参考源，第四电阻R4接地。
[0011]可选地，如上所述的防止多余度容错系统通道间锁死的防互锁电路中，所述延迟子电路包括：与第一比较器的输出端相连的第一电阻R1，以及连接到第一电阻R1另一端的第一电容C1和第二电阻R2，第二电阻R2的另一端连接到参考源，第一电容C1的另一端接地。
[0012]可选地，如上所述的防止多余度容错系统通道间锁死的防互锁电路中，
[0013]所述延迟子电路对判决信号的延迟时间为：
[0014][0015]其中，Tr为判决信号到延迟判决信号的延迟时间；
[0016]Voh为第一电容C1可充电的最大电压值；
[0017]Vol为第一电容C1上的初始电压值；
[0018]Vt
+
为延迟判决信号的翻转电压值。
[0019]可选地，如上所述的防止多余度容错系统通道间锁死的防互锁电路中，所述抗噪子电路为反向滞回比较电路，包括：第五电阻R5、第二比较器和反馈电阻Rf；
[0020]第五电阻R5的一端连接到第三电阻R3与第四电阻R4之间，另一端连接到第二比较器的正向输入端和反馈电阻Rf的一端，第二比较器反向输入端连接到第一电阻R1另一端，反馈电阻Rf的另一端连接到第二比较器的输出端。
[0021]可选地，如上所述的防止多余度容错系统通道间锁死的防互锁电路中，所述抗噪子电路的输出包括电源延迟判决信号PSV_DLY，所述防互锁电路还包括：通道故障逻辑模块；
[0022]所述通道故障逻辑模块，用于根据本通道输入的电源有效信号PSV及电源延迟判决信号PSV_DL、看门狗监控信号WDV、本通道自监控信号CPUV和另一通道有效信号CHV_FX，最终输出本通道的有效信号LCHV。
[0023]本专利技术实施例还提供一种防互锁多余度容错系统，包括：两个通道，每个通道中设置有如权利要求1到6中任一项所述的防止多余度容错系统通道间锁死的防互锁电路；
[0024]每个通道中的防互锁电路，用于根据本通道输入的电源有效信号PSV、电源延迟判决信号PSV_DL、看门狗监控信号WDV、本通道自监控信号CPUV和另一通道有效信号CHV_FX，最终输出本通道的有效信号LCHV；其中，另一通道有效信号CHV_FX为另一通道中的防互锁电路输出的。
[0025]可选地，如上所述的防互锁多余度容错系统中，每个通道中还包括：通道故障逻辑复位模块；
[0026]所述通道故障逻辑复位模块，用于根据输入的电源延迟判决信号PSV_DL或通道故障逻辑复位信号CFL_RES，对输出的本通道的有效信号LCHV进行复位。
[0027]本专利技术的优点是：
[0028]本专利技术实施例提供的防止容错系统通道锁死的防互锁电路和多余度容错系统具有以下优点：
[0029]1.本专利技术在功能上，实现了对状态指示信号的三级处理，并将最终结果引入通道故障逻辑，从硬件上获取各个通道状态。
[0030]2.本专利技术在逻辑上，引入一定时间的延迟，将延迟后的指示信号进行余度间传递，保证系统正确获取各通道工作状态，避免了通道间的锁死。
[0031]3.本专利技术在电路结构上，引入滞回比较电路，能够有效防止因电平抖动引起的误翻转，提升系统稳定性。
[0032]4.本专利技术在设计上，采用可编程逻辑设计通道故障逻辑，对故障进行锁存，提升系统可靠性。
[0033]采用本专利技术实施例提供的防止容错系统通道锁死的防互锁电路和多余度容错系统，首先，能够有效消除系统在各通道不同步或电源特性差异的情况下可能存在的通道互锁现象；其次，通过延时滞回电路的设计，能有效防止因电平抖动引起的误翻转，保护电路
正常工作；再次，通过硬件设计结合通道故障逻辑对监控信号实现处理，该逻辑区别于系统的其他接口模块独立设计，以提高设计的可移植性。
附图说明
[0034]附图用来提供对本专利技术技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本专利技术的技术方案，并不构成对本专利技术技术方案的限制。
[0035]图1为本专利技术实施例的防互锁多余度容错系统中通道故障逻辑的构架示意图；
[0036]图2为本专利技术实施例提供的一种防止多余度容错系统通道间锁死的防互锁电路的结构示意图；
[0037]图3为采用本专利技术实施例提供的防止容错系统通道间锁死的防互锁电路进行处理后输出的波形示意图。
具体实施方式
[0038]为使本专利技术的目的、技术方案和优点更加清楚明白，下文中将结合附图对本专利技术的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
[0039]本专利技术实施例提供一种防止容错系统通道锁死的防互锁电路和多余度容错系统，上述防互锁电路和多余度容错系统具有高可靠性和高稳定性，本专利技术实施例中，通过硬件实现通道故障的判决，延迟、抗噪三层处理，使容错系统能够正确获取各个通道电源的工作状态，消除了通道间特性不一致导致的锁死现象；另外，通过设计独立于其他硬件的专本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种防止多余度容错系统通道间锁死的防互锁电路，其特征在于，包括：监控结果判决子电路、延迟子电路、抗噪子电路；所述监控结果判决电路包括信号综合模块和第一比较器，信号综合模块用于将监控模块输入的多路监控信号进行综合判决后，向第一比较器输出判决信号，使得第一比较器根据基准源和输入的判决信号，输出判决结果；所述延迟子电路，用于对第一比较器输出的判决结果进行延迟处理，从而向抗噪子电路输出延迟判决信号。2.根据权利要求1所述的一种防止多余度容错系统通道间锁死的防互锁电路，其特征在于，还包括：所述第一比较器的基准源，包括：串联的第三电阻R3和第四电阻R4，第三电阻R3连接到参考源，第四电阻R4接地。3.根据权利要求2所述的一种防止多余度容错系统通道间锁死的防互锁电路，其特征在于，所述延迟子电路包括：与第一比较器的输出端相连的第一电阻R1，以及连接到第一电阻R1另一端的第一电容C1和第二电阻R2，第二电阻R2的另一端连接到参考源，第一电容C1的另一端接地。4.根据权利要求3所述的一种防止多余度容错系统通道间锁死的防互锁电路，其特征在于，所述延迟子电路对判决信号的延迟时间为：其中，Tr为判决信号到延迟判决信号的延迟时间；Voh为第一电容C1可充电的最大电压值；Vol为第一电容C1上的初始电压值；Vt
+
为延迟判决信号的翻转电压值。5.根据权利要求3所述的一种防止多余度容错系统通道间锁死的防互锁电路，其特征在于，所述抗噪子电路为反向滞回比较电路，包括：第五电阻R5、第二比较器和...

【专利技术属性】
技术研发人员：安书董，郑久寿，李亚锋，康晓东，李明，白晨，
申请(专利权)人：中国航空工业集团公司西安航空计算技术研究所，
类型：发明
国别省市：