提升铁电隧穿结性能的器件结构及其制备方法技术

本申请提出了一种提升铁电隧穿结性能的器件结构及其制备方法，其中，器件结构包括：上电极、铁电层、绝缘介质层和下电极；其中，上电极位于绝缘介质层和铁电层的上方，下电极位于所述绝缘介质层和铁电层的下方，所述铁电层位于绝缘介质层的上方或下方；绝缘介质层上分布有小孔，铁电层通过小孔与上电极或下电极接触。根据本申请实施例的器件结构，能够提升铁电隧穿结的模拟阻变特性和一致性。电隧穿结的模拟阻变特性和一致性。电隧穿结的模拟阻变特性和一致性。

【技术实现步骤摘要】
提升铁电隧穿结性能的器件结构及其制备方法


[0001]本申请涉及微电子器件
，尤其涉及一种提升铁电隧穿结性能的器件结构及其制备方法。

技术介绍

[0002]随着深度学习技术的发展，人工神经网络在图像处理、语音识别、自动驾驶等领域得到了广泛应用。然而，传统硬件计算系统越来越无法满足人工神经网络的运算需求，这主要是由以下两个原因导致的：1)冯
·
诺依曼瓶颈——存储器与处理器是分开的，导致在人工神经网络计算中频繁在二者间搬运大量数据引起巨大的功耗；2)“存储墙”问题愈发严重——存储器读写速度与处理器运算速度的差距增大。
[0003]铁电隧穿结依靠铁电材料极化方向存储信息，并通过其电导值大小表示其所存储的数据。铁电隧穿结具有简单的二端结构、非易失特性、良好的尺寸缩小特性(有望达到10nm下)、极快的开关速度(通常为几个纳秒)、良好的耐擦写特性(可达10
11-10
12
次)、良好的保持特性(可达10年)。
[0004]基于铁电隧穿结的存算一体架构可以克服上述的冯
·
诺依曼瓶颈及“存储墙”问题。在这种架构中，铁电隧穿结阵列结构为十字交叉阵列，若用铁电隧穿结的电导值表示人工神经网络中矩阵的权值，铁电隧穿结十字交叉阵列可以高效地实现人工神经网络运算。上述实现方式具有存算融合的特点，同时具有极高的并行性。为保证此方式下人工神经网络的识别率，铁电隧穿结需要能存储多比特数据，即具有较好的模拟阻变特性，同时，器件间一致性的提升有助于加快铁电隧穿结的写入和权重更新速度。

技术实现思路

[0005]本申请旨在至少在一定程度上解决传统中的技术问题之一。
[0006]为此，本申请提出一种提升铁电隧穿结性能的器件结构及其制备方法，以提升铁电隧穿结模拟阻变特性与一致性。
[0007]本申请第一方面实施例提出了一种提升铁电隧穿结性能的器件结构，包括：
[0008]上电极、铁电层、绝缘介质层和下电极；
[0009]其中，所述上电极位于所述绝缘介质层和所述铁电层的上方，所述下电极位于所述绝缘介质层和所述铁电层的下方，所述铁电层位于所述绝缘介质层的上方或下方；
[0010]所述绝缘介质层上分布有小孔，所述铁电层通过所述小孔与所述上电极或所述下电极接触。
[0011]可选地，所述上电极的材料为金属单质、导电金属化合物中的至少一种。
[0012]可选地，所述下电极的材料为金属单质、导电金属化合物及重参杂的半导体材料中的至少一种。
[0013]可选地，所述铁电层由具有铁电特性的材料组成。
[0014]可选地，所述绝缘介质层由绝缘材料组成。
[0015]可选地，所述上电极的厚度为5-100nm，所述下电极的厚度为5-100nm，所述铁电层的厚度为2-10nm，所述小孔的尺寸为10-50nm。
[0016]本申请第二方面实施例提出了一种提升铁电隧穿结性能的器件结构的制备方法，包括：
[0017]在衬底材料上沉积下电极材料，形成下电极；
[0018]在所述下电极上沉积铁电材料，形成铁电层；
[0019]在所述铁电层上沉积绝缘材料，形成绝缘介质层，并在所述绝缘介质层上制备小孔；
[0020]在所述绝缘介质层上沉积上电极材料，形成上电极，并对所述上电极进行抛光；
[0021]基于所述上电极、所述绝缘介质层、所述铁电层和所述下电极通过光刻和刻蚀的方式制备出所述器件结构。
[0022]可选地，所述在所述绝缘介质层上制备小孔，包括：在所述绝缘介质层上旋涂光刻胶并进行曝光和显影；对所述绝缘介质层进行反应离子刻蚀，以生成小孔，直至小孔内露出所述铁电层后，去除光刻胶。
[0023]可选地，所述通过光刻和刻蚀的方式制备出所述器件结构，包括：在所述上电极上旋涂光刻胶并进行曝光和显影；基于所述上电极、所述绝缘介质层和所述铁电层进行反应离子刻蚀，直至露出所述下电极；去除光刻胶，得到图形化的单个器件结构。
[0024]本申请第三方面实施例提出了另一种提升铁电隧穿结性能的器件结构的制备方法，包括：
[0025]在衬底材料上沉积下电极材料，形成下电极；
[0026]在所述下电极上沉积绝缘材料，形成绝缘介质层，并在所述绝缘介质层上制备小孔；
[0027]在所述绝缘介质层上沉积铁电材料，形成铁电层；
[0028]在所述铁电层上沉积上电极材料，形成上电极，并对所述上电极进行抛光；
[0029]基于所述上电极、所述绝缘介质层、所述铁电层和所述下电极通过光刻和刻蚀的方式制备出所述器件结构。
[0030]根据本申请上述实施例的器件结构，能够提升铁电隧穿结的模拟阻变特性和一致性。
[0031]本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
[0032]图1为本申请实施例所提供的一种提升铁电隧穿结性能的器件结构的结构示意图；
[0033]图2为本申请实施例所提供的一种提升铁电隧穿结性能的器件结构的制备方法的流程示意图；
[0034]图3为本申请实施例所提供的另一种提升铁电隧穿结性能的器件结构的制备方法的流程示意图。
具体实施方式
[0035]下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。
[0036]下面参考附图描述本申请实施例的提升铁电隧穿结性能的器件结构及其制备方法。
[0037]目前，铁电隧穿结中的铁电势垒层往往包含多个铁电畴，其中，铁电畴是指自发极化方向相同的小区域，铁电畴的尺寸为十纳米至几十纳米。当铁电隧穿结的尺寸较大时，如十微米至数十微米，由于铁电势垒层中包含足够数量的铁电畴，铁电隧穿结表现出较好的一致性及模拟阻变特性，然而过大的器件面积会限制铁电隧穿结的应用。而随着铁电隧穿结的尺寸减小，铁电势垒层中包含的铁电畴数目减少，铁电隧穿结的一致性及模拟阻变特性变差。当铁电隧穿结尺寸很小，例如铁电隧穿结尺寸为几十纳米时，铁电势垒层中只包含数个甚至单个铁电畴，导致铁电隧穿结只有数个甚至两个阻态，且器件间差异非常大，不利于其在人工神经网络的应用。
[0038]为此，本申请实施例提出一种器件结构，以提升铁电隧穿结的模拟阻变特性和一致性，从而满足存算一体结构的应用需求。
[0039]图1为本申请实施例所提供的一种提升铁电隧穿结性能的器件结构的结构示意图，如图1所示，该器件结构包括：上电极10、铁电层20、绝缘介质层30和下电极40。
[0040]本实施例中，上电极10位于绝缘介质层30和铁电层20的上方，下电极40位于绝缘介质层30和铁电层20的下方，铁电层20位于绝缘介质层30的上方或下方。
[0041]其中，绝本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种提升铁电隧穿结性能的器件结构，其特征在于，包括：上电极、铁电层、绝缘介质层和下电极；其中，所述上电极位于所述绝缘介质层和所述铁电层的上方，所述下电极位于所述绝缘介质层和所述铁电层的下方，所述铁电层位于所述绝缘介质层的上方或下方；所述绝缘介质层上分布有小孔，所述铁电层通过所述小孔与所述上电极或所述下电极接触。2.如权利要求1所述的器件结构，其特征在于，所述上电极的材料为金属单质、导电金属化合物中的至少一种。3.如权利要求1所述的器件结构，其特征在于，所述下电极的材料为金属单质、导电金属化合物及重参杂的半导体材料中的至少一种。4.如权利要求1所述的器件结构，其特征在于，所述铁电层由具有铁电特性的材料组成。5.如权利要求1所述的器件结构，其特征在于，所述绝缘介质层由绝缘材料组成。6.如权利要求1所述的器件结构，其特征在于，所述上电极的厚度为5-100nm，所述下电极的厚度为5-100nm，所述铁电层的厚度为2-10nm，所述小孔的尺寸为10-50nm。7.一种提升铁电隧穿结性能的器件结构的制备方法，其特征在于，包括：在衬底材料上沉积下电极材料，形成下电极；在所述下电极上沉积铁电材料，形成铁电层；在所述铁电层上沉积绝缘材料，形成绝缘介质层...

【专利技术属性】
技术研发人员：唐建石，张文彬，吴华强，高滨，钱鹤，
申请(专利权)人：清华大学，
类型：发明
国别省市：