一种基于DICE结构的SET免疫的锁存器制造技术

本实用新型专利技术公开了一种基于DICE结构的SET免疫的锁存器，包括存储单元、用于数据写入的前置逻辑电路和延时单元，所述存储单元包括第一支路，第二支路，第三支路，第四支路，第五支路，第六支路，第七支路，第八支路；所述存储单元还包括节点X0、X1、X2、X3、Y0、Y1、Y2、Y3、Z0、Z1、Z2、Z3。本实用新型专利技术科学合理，使用安全方便，随着电路运行速度越来越快，SET对电路产生的扰动也随之增大，如果发生在数据输入端或者时钟输入端，则可能会引起单粒子翻转SEU，使电路的逻辑状态功能出现错误，本实用新型专利技术通过增加延时单元，使节点的SET发生偏移，提高了触发器抗SET和SEU的性能。抗SET和SEU的性能。抗SET和SEU的性能。

【技术实现步骤摘要】
一种基于DICE结构的SET免疫的锁存器


[0001]本技术涉及抗辐射电路设计
，具体是一种基于DICE结构的SET免疫的锁存器。

技术介绍

[0002]在高能粒子的作用下，许多电路器件容易发生单粒子效应 (Single Event Effect,，SEE)，导致输出错误，单粒子瞬变(SingleEvent Transient，SET)是单粒子效应的一种，是指单个离子入射到半导体器件的敏感区时产生的电流或电压脉冲，如果该SET脉冲在锁存器内部或数据输入端与时钟端产生，则可能会引起单粒子翻转 (Single Event Upset，SEU)，导致电路功能出现错误甚至崩溃，DICE (Dual Interlocked Storage Cell)是一种提高电路抗SEU性能的技术，被广泛应用在触发器或锁存器的设计中，然而，随着电路运行速度越来越快，SET成为一个不得不面对的问题，因此，我们提出一种基于DICE结构的SET免疫的锁存器结构，以此来克服以上缺陷。

技术实现思路

[0003]本技术的目的在于提供一种基于DICE结构的SET免疫的锁存器，以解决现有技术中提出的的问题。
[0004]为实现上述目的，本技术提供如下技术方案：一种基于 DICE结构的SET免疫的锁存器，其特征在于，包括存储单元、用于数据写入的前置逻辑电路，所述存储单元包括第一支路，第二支路，第三支路，第四支路，第五支路，第六支路，第七支路，第八支路；所述存储单元还包括节点X0、X1、X2、X3、Y0、Y1、Y2、Y3、Z0、 Z1、Z2、Z3；
[0005]所述第一支路通过所述节点X0与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接，所述第二支路通过所述节点 X1与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接，所述第三支路通过所述节点X2与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接，所述第四支路通过所述节点X3与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接，所述第五支路通过所述节点Y0与所述节点Z0相连来与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接，所述第六支路通过所述节点Y1与所述节点Z1相连来与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接，所述第七支路通过所述节点Y2与所述节点Z2相连来与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接，所述第八支路通过所述节点Y3与所述节点Z3相连来与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接。
[0006]优选地，所述节点Y0通过延时单元与所述节点Z0相连接,所述节点Y1通过延时单元与所述节点Z1相连接,所述节点Y2通过延时单元与所述节点Z0相连接,所述节点Y3通过延时单元与所述节点 Z3相连接；延时单元可以通过延时电路实现，且为现有技术；所述节点X0位于第一支路，节点X1位于第二支路，节点X2位于第三支路，节点X3位于第四支路，节
点Y0位于第五支路，节点Y1位于第六支路，节点Y2位于第七支路，节点Y3位于第八支路；所述第一支路通过所述节点X0与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接，所述第二支路通过所述节点X1与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接，所述第三支路通过所述节点X2与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接，所述第四支路通过所述节点X3与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接，所述第五支路通过所述节点Y0与所述节点Z0相连来与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接，所述第六支路通过所述节点Y1与所述节点Z1相连来与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接，所述第七支路通过所述节点 Y2与所述节点Z2相连来与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接，所述第八支路通过所述节点Y3与所述节点Z3相连来与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接；前置逻辑电路的输出端分别与所述节点X0、X1、 X2、X3、Y0、Y1、Y2、Y3相连接。
[0007]优选地，所述第一支路包括第一支路电源、PMOS管P0、PMOS管 P4、NMOS管N0、NMOS管N4，所述第一支路电源与所述PMOS管P0的源极相连接，所述PMOS管P0的漏极与所述PMOS管P4的源极相连接，所述PMOS管P4的漏极依次连接所述节点X0、所述NMOS管N0的漏极，所述NMOS管N0的源极与所述NMOS管N4的漏极相连接，所述 NMOS管N4的源极接地，所述PMOS管P0的栅极与所述节点Z3相连接，所述PMOS管P4的栅极与所述节点X3相连接，所述NMOS管N0 的栅极与所述节点X1相连接，所述NMOS管N4的栅极与所述节点Z1 相连接；所述第二支路包括第二支路电源、PMOS管P1、PMOS管P5、 NMOS管N1、NMOS管N5；所述第三支路包括第三支路电源、PMOS管 P2、PMOS管P6、NMOS管N2、NMOS管N6；所述第四支路包括第四支路电源、PMOS管P3、PMOS管P7、NMOS管N3、NMOS管N7；所述第五支路包括第五支路电源、PMOS管P8、PMOS管P12、NMOS管N8、NMOS 管N12；所述第六支路包括第六支路电源、PMOS管P9、PMOS管P13、 NMOS管N9、NMOS管N13；所述第七支路包括第七支路电源、PMOS管 P10、PMOS管P14、NMOS管N10、NMOS管N14；所述第八支路包括第八支路电源、PMOS管P11、PMOS管P15、NMOS管N11、NMOS管N15；所述第二支路、所述第三支路、所述第四支路、所述第五支路、所述第六支路、所述第七支路及所述第八支路的连接方式和第一支路相同；
[0008]所述第二支路包括第二支路电源、PMOS管P1、PMOS管P5、NMOS 管N1、NMOS管N5，所述第二支路电源与所述PMOS管P1的源极相连接，所述PMOS管P1的漏极与所述PMOS管P5的源极相连接，所述 PMOS管P5的漏极依次连接所述节点X1、所述NMOS管N1的漏极，所述NMOS管N1的源极与所述NMOS管N5的漏极相连接，所述NMOS管 N5的源极接地，所述PMOS管P1的栅极与所述节点Z0相连接，所述 PMOS管P5的栅极与所述节点X0相连接，所述NMOS管N1的栅极与所述节点X2相连接，所述NMOS管N5的栅极与所述节点Z2相连接；优选地，所述第三支路包括第三支路电源、PMOS管P2、PMOS管P6、NMOS管N2、NMOS管N6，所述第三支路电源与所述PMOS管P2的源极相连接，所述PMOS管P2的漏极与所述PMOS管P6的源极相连接，所述PMOS管P6的漏极依次连接所述节点X2、所述NMOS管N2的漏极，所述NMOS管N2的源极与所述NMOS管N6的漏极相连接，所述NMOS 管N6的源极接地，所述PMOS管P2的栅极与所述节点Z1相连接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于DICE结构的SET免疫的锁存器，其特征在于：包括存储单元、用于数据写入的前置逻辑电路，所述存储单元包括第一支路，第二支路，第三支路，第四支路，第五支路，第六支路，第七支路，第八支路；所述存储单元还包括节点X0、X1、X2、X3、Y0、Y1、Y2、Y3、Z0、Z1、Z2、Z3。2.根据权利要求1所述的一种基于DICE结构的SET免疫的锁存器，其特征在于：所述节点Y0通过延时单元与所述节点Z0相连接,所述节点Y1通过延时单元与所述节点Z1相连接,所述节点Y2通过延时单元与所述节点Z0相连接,所述节点Y3通过延时单元与所述节点Z3相连接；所述节点X0位于第一支路，节点X1位于第二支路，节点X2位于第三支路，节点X3位于第四支路，节点Y0位于第五支路，节点Y1位于第六支路，节点Y2位于第七支路，节点Y3位于第八支路；所述第一支路通过所述节点X0与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接，所述第二支路通过所述节点X1与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接，所述第三支路通过所述节点X2与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接，所述第四支路通过所述节点X3与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接，所述第五支路通过所述节点Y0与所述节点Z0相连来与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接，所述第六支路通过所述节点Y1 与所述节点Z1相连来与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接，所述第七支路通过所述节点Y2与所述节点Z2相连来与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接，所述第八支路通过所述节点Y3与所述节点Z3相连来与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接；前置逻辑电路的输出端分别与所述节点X0、X1、X2、X3、Y0、Y1、Y2、Y3相连接。3.根据权利要求1所述的一种基于DICE结构的SET免疫的锁存器，其特征在于：所述第一支路包括第一支路电源、PMOS管P0、PMOS管P4、NMOS管N0、NMOS管N4，所述第一支路电源与所述PMOS管P0的源极相连接，所述PMOS管P0的漏极与所述PMOS管P4的源极相连接，所述PMOS管P4的漏极依次连接所述节点X0、所述NMOS管N0的漏极，所述NMOS管N0的...

【专利技术属性】
技术研发人员：钱荣，孟飞，钱华，高世禄，
申请(专利权)人：江苏久创电气科技有限公司，
类型：新型
国别省市：