一种基于FPGA将积分和高通滤波混合的数字处理电路制造技术

本发明专利技术公开了一种将积分和高通滤波混合的设计数字处理电路，所述电路包括定点浮点转换器、浮点减法器、FIFO、第一浮点加法器、第一浮点乘法器、第二浮点加法器、第二浮点乘法器、第一寄存器、第二寄存器、第一计数器、第二计数器、参数输入选择器、控制电路。本发明专利技术可实现雷电信号的积分滤波功能。本发明专利技术基于DSP和FPGA技术，将积分和高通滤波功能混合设计实现雷电信号处理，解决了近距离、高强度雷电信号处理失真的问题。失真的问题。失真的问题。

【技术实现步骤摘要】
一种基于FPGA将积分和高通滤波混合的数字处理电路


[0001]本专利技术属于雷电信号定位(测量)
，尤其属于一种基于FPGA将积分和高通滤波混合的数字处理电路。

技术介绍

[0002]传统雷电定位系统的信号前端信号处理单元由模拟电路构建，其功能依次包括信号的放大、低通滤波、积分、高通滤波几部分。模拟电路搭建的前端信号处理单元在较大程度上避免了天线获取的雷电电磁场信号强度较低，背景噪声干扰较大而导致的信噪比较低的问题。然而上述模拟电路在实际运行过程中，当雷电信号距离较近且雷电电磁场强度很大的情况下，进入到A/D转换芯片的雷电信号超过其输入动态范围从而导致信号失真，无法满足后续数字信号处理电路要求。

技术实现思路

[0003]本专利技术目的就是提供一种为了解决传统雷电定位系统信号前端信号处理单元的技术缺陷的基于FPGA将积分和高通滤波混合的数字处理电路，取代传统雷电定位系统前端处理信号的积分和高通滤波单元。
[0004]为了实现上述目的，本发所采用的技术方案是：
[0005]一种基于FPGA将积分和高通滤波混合的数字处理电路，所述电路包括有定点浮点转换器、浮点减法器、FIFO、第一浮点加法器、第一浮点乘法器、第二浮点加法器、第二浮点乘法器、第一寄存器、第二寄存器、第一计数器、第二计数器、参数输入选择器、控制电路。
[0006]所述的积分和高通滤波功能混合数字处理电路中，输入信号a(n)经过积分得到信号x(n)，积分信号x(n)滤波得到所需的数字信号y(n)，滤波过程采取的是巴特沃兹滤波方法。
[0007]所述的积分和高通滤波功能混合数字处理方法，理论基础为巴特沃兹滤波方程所述方程为直接型网络结构的N阶差分方程，其中i为阶数，c
i
、b
i
为系数常量，x(n-i)为输入信号a(n)经过积分后的信号，y(n-i)为输出结果，
[0008]选取二阶巴特沃兹高通滤波，此时系数c0＝1，将巴特沃兹滤波方程展开得到公式y(n)＝c1y(n-1)+c2y(n-2)+b0x(n)+b1x(n-1)+b2x(n-2)，
[0009]数字积分输出信号可展开为公式
[0010]采用二阶巴特沃兹高通滤波时，系数常量b0＝1，b1＝-2，b3＝1，二阶巴特沃兹高通滤波公式中b0x(n)+b1x(n-1)+b2x(n-2)＝a(n)-a(n-1)，
[0011]则有公式y(n)＝c1y(n-1)+c2y(n-2)+a(n)-a(n-1)。
[0012]所述的定点浮点转换器用于将输入定点数转换为浮点数，其结果输出给浮点减法
器。
[0013]所述的浮点减法器用于对输入的信号进行减法运算，并将运算得到的结果作为FIFO(First Input First Output，先入先出队列)的输入；
[0014]所述的FIFO对输入信号进行缓存，并在控制电路(计数器)的控制下将存入的数值依次输出给第一浮点加法器。
[0015]所述的第一浮点加法器用于对FIFO和第一浮点乘法器输出的结果进行运算，并将运算结果输出给第二浮点加法器。
[0016]所述的第二浮点加法器用于对第一浮点加法器和第二浮点乘法器输出的结果进行运算，并将结果同时输出到第一寄存器。
[0017]所述的第一寄存器用于存放第二加法器输出的结果，并将此结果同时输出到第一乘法器和第二乘法器。
[0018]所述的第一乘法器用于对第一寄存器和参数输入结果进行运算，并将运算结果输出给第一加法器。
[0019]所述的第二乘法器用于对第一寄存器和参数输入结果进行运算，并将运算结果输出给第二加法器。
[0020]所述的控制电路主要包括了两个计数器以及一些时序逻辑和复位逻辑，用于控制整个积分高通混合电路的工作状态。
[0021]所述的第一寄存器用于存放整个电路的最终输出结果。
[0022]所述的参数选择器用于接受主控制器发送的参数设置命令，将所选择的参数分别输入到第一乘法器和第二乘法器。
[0023]所述的主控制器是指DSP(Digital Signal Processor，数字信号处理器)。
[0024]与现有技术相比，本专利技术提供的技术方案具有以下有益效果：一、本专利技术通过对数字积分和巴特沃兹二阶高通滤波公式进行混合，既能够实现积分和高通滤波功能，又避免了采用累加求和实现数字积分功能时所导致的直流偏置问题；二、有效降低了电路的工作频率，避免了巴特沃兹滤波器非常难以实现高速流水线设计的难点；三、减少了对浮点加法器和浮点减法器的使用，节省了FPGA资源；四、解决了在模拟电路中的积分运算导致的当雷电信号距离较近且雷电电磁场强度很大的情况下，进入到A/D转换芯片的雷电信号超过其输入动态范围从而导致信号失真的弊端。
附图说明
[0025]图1本专利技术所述积分高通滤波混合设计数字电路的电路结构图。
[0026]图2本专利技术所述积分高通滤波混合设计数字电路的幅频特性曲线示例。
具体实施方式
[0027]本专利技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等是用于区别类似的对象，用于描述特定的顺序。
[0028]如图1所示，一种基于FPGA将积分和高通滤波功能混合设计实现的数字信号处理电路，所述电路包括有定点浮点转换器、浮点减法器、FIFO、第一浮点加法器、第一浮点乘法器、第二浮点加法器、第二浮点乘法器、第一寄存器、第二寄存器、第一计数器、第二计数器、
参数输入选择器。
[0029]所述的积分和高通滤波功能混合设计电路同时实现了积分和高通滤波功能。
[0030]数字积分输出信号
[0031]数字积分、滤波输出信号y(n)＝c1y(n-1)+c2y(n-2)+a(n)-a(n-1)。
[0032]如图2为基于MATLAB的所示为公式的幅频特性仿真结果，其中c1取值为-1.9997778558，c2取值为0.9997778805，随着实际应用中高通滤波功能截止频率的变化，参数选择器给出的c1、c2取值会有不同，所对应的幅频相应特性也会有相应的改变。
[0033]所述的定点浮点转换器用于将输入的16位有符号互补二进制格式定点数转换为符合IEEE754格式的32位有符号浮点数，其结果输出给浮点减法器，以满足整个电路采用浮点运算的需求。
[0034]所述的浮点减法器用于对输入的信号进行减法运算，实现积分高通混合式中a(n)-a(n-1)部分，并将运算得到的结果作为FIFO的输入。
[0035]所述的FIFO对输入信号进行缓存，并在控制电路(计数器)的控制下将存入的数值依次输出给第一浮点加法器，满足在不同时域下的数据交互。
[0036]所述的第一浮点加法器用于对FIFO和第一浮点乘法器输出的结果进行运算，实现公式中的c2*y(n-2)+a(n)-a(n-1)部分，并将运算结果输出给第二浮点加法器。
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【技术保护点】

【技术特征摘要】
1.一种基于FPGA将积分和高通滤波混合的数字处理电路，其特征在于，所述电路包括有定点浮点转换器、浮点减法器、FIFO、第一浮点加法器、第一浮点乘法器、第二浮点加法器、第二浮点乘法器、第一寄存器、第二寄存器、第一计数器、第二计数器、参数输入选择器、控制电路。2.如权利要求1所述的基于FPGA将积分和高通滤波混合的数字处理电路，其特征在于，所述的积分和高通滤波功能混合数字处理电路中，输入信号a(n)经过积分得到信号x(n)，积分信号x(n)滤波得到所需的数字信号y(n)，滤波过程采取的是巴特沃兹滤波方法。3.如权利要求1所述的基于FPGA将积分和高通滤波混合的数字处理电路，其特征在于，所述的定点浮点转换器用于将输入定点数转换为浮点数，其结果输出给浮点减法器；所述的浮点减法器用于对输入的信号进行减法运算，并将运算得到的结果作为FIFO(First Input First Output，先入先出队列)的输入。4.如权利要求1所述的基于FPGA将积分和高通滤波混合的数字处理电路，其特征在于，所述的FIFO对输入信号进行缓存，并在控制电路(计数器)的控制下将存入的数值依次输出给第一浮点加法器。5.如权利要求1所述的基于FPGA将积分和高通滤波混合的数字处理电路，其特征在于，所述的第一浮点加法器用于对FIFO和第一浮点乘法器输出的结果进行运算，并将运算结果输出给第二浮点加法器；所述的第二浮点加法器用于对第一浮点加法器和第二浮点乘法器输出的结果进行运算，并将结果同时输出到第一寄存器。6.如权利要求1所述的基于FPGA将积分和高通滤波混合的数字处理电路，其特征在于，所述的第一寄存器用于存放第二加法器输出的结果，并将此结果同时输出到第一乘法器和第二乘...

【专利技术属性】
技术研发人员：张波，陈扬，王宇，许远根，王钊，黎炎，白冰洁，韩冬，邓璐，黄松，鄢佩瑶，刘泽，
申请(专利权)人：国网电力科学研究院武汉南瑞有限责任公司，
类型：发明
国别省市：