一种雷达接收机数字基带信号录取分析系统和方法技术方案

本发明专利技术的一个实施例公开了一种雷达接收机数字基带信号录取分析系统和方法，包括：计算机设备和数据录取装置；其中，所述计算机设备响应于用户的输入而生成控制指令；所述数据录取装置根据所述控制指令采集外部被测接收机输出的光信号以及同步信号，并生成数据；所述计算机设备对所述数据进行分析。述计算机设备对所述数据进行分析。述计算机设备对所述数据进行分析。

【技术实现步骤摘要】
一种雷达接收机数字基带信号录取分析系统和方法


[0001]本专利技术涉及通信领域。更具体地，涉及一种雷达接收机数字基带信号录取分析系统和方法。

技术介绍

[0002]现代雷达系统的接收机通常采用光纤作为数字基带信号的实时传输方式。为了对于接收机性能进行有效评估，需要采用数字基带信号分析方法完成接收机性能指标的验证。而传统的台式仪器设备如示波器、频谱仪等，由于不具备光纤接口也不具备满足雷达接收机需求的数字基带信号处理分析能力，无法在接收机性能测试中进行应用，导致测试验证手段存在缺失。

技术实现思路

[0003]本专利技术的目的在于提供一种雷达接收机数字基带信号录取分析系统和方法，以解决现有技术存在的问题中的至少一个。
[0004]为达到上述目的，本专利技术采用下述技术方案：
[0005]第一方面，本专利技术提供一种雷达接收机数字基带信号录取分析系统，包括：
[0006]计算机设备和数据录取装置；
[0007]其中，所述计算机设备响应于用户的输入而生成控制指令；
[0008]所述数据录取装置根据所述控制指令采集外部被测接收机输出的光信号以及同步信号，并生成数据；
[0009]所述计算机设备对所述数据进行分析。
[0010]在一个具体实施方式中，所述数据录取装置包括：
[0011]FPGA核心控制器、同步触发连接器、光电收发器模块、第一四通道指示灯、第二四通道指示灯、隔离器和存储器；
[0012]其中，
[0013]所述光电收发器模块包括：
[0014]第一光电收发器、第二光电收发器、第三光电收发器和第四光电收发器；
[0015]所述光电收发器模块用于接收外部被测接收机输出的光信号并将所述光信号转换为串行电信号，或将FPGA核心控制器输出的串行电信号转换为光信号；
[0016]所述同步触发连接器用于接收外部接收机发出的同步信号；
[0017]所述FPGA核心控制器用于接收所述同步信号和所述串行电信号，并对所述同步信号和所述串行电信号进行处理，将处理后得到的数据发送给计算机设备；
[0018]所述第一四通道指示灯用于指示所述FPGA核心控制器控制下的第一至第四光电收发器是否处于发送状态；
[0019]所述第二四通道指示灯用于指示所述FPGA核心控制器控制下的第一至第四光电收发器是否处于接收链路成功连接状态；
[0020]所述隔离器用于对所述同步触发连接器输出的同步信号进行光耦隔离，并将所述进行隔离后的同步信号输出至FPGA核心控制器；
[0021]所述存储器在所述FPGA核心控制器的控制下进行数据的读写，完成并行接收数据缓存。
[0022]在一个具体实施方式中，所述计算机设备包括指标分析模块；
[0023]所述指标分析模块被配置为：
[0024]对接收机打包的信号进行拆分，获取用户所选的一路数字基带信号的数据；
[0025]按照用户所设置的一路数字基带信号所需的FFT点数N对于所述数据进行加窗和FFT运算，以获得功率谱线，其中，N为用户设置的一路数字基带信号所需的FFT点数，记|Y(k)|2为运算后的第k点谱线功率，P为所加窗函数的阶数，L为所加窗函数带来的功率损失百分比，S为杂散数和H为谐波总数；
[0026]在0至数字基带信号范围内对于所述谱线功率|Y(k)|2求最大值，得到最大值对应的位置为基波信号的位置I1，基波信号取值范围B1为I
1-P至I1+P；二次谐波取值范围B2为2
×
I
1-P至2
×
I1+P，同理可得到三次至六次谐波的取值范围B3～B6；在P至且不包含B1～B6的数字基带信号范围内，对于|Y(k)|2求最大值，得到最大值对应的位置为最大杂散信号的位置I
s
，最大杂散信号B7的取值范围为I
s-P至I
s
+P；
[0027]当最大杂散的谱线功率小于二次至六次谐波谱线功率最小值时，所述杂散数S等于0和谐波总数H等于5：
[0028]将所述用户设置的一路数字基带信号所需的FFT点数N，运算后的第k点谱线功率|Y(k)|2，所加窗函数的阶数P，杂散数S，谐波总数H代入公式(1)，对噪底指标P
Noise_floor
进行分析计算；
[0029][0030]当最大杂散的谱线功率大于或者等于二次至六次谐波谱线功率最小值时，所述杂散数S等于1和谐波总数H等于5：
[0031]将所述用户设置的一路数字基带信号所需的FFT点数N，运算后的第k点谱线功率|Y(k)|2，所加窗函数的阶数P，杂散数S，谐波总数H代入公式(2)，对噪底指标P
Noise_floor
进行分析计算；
[0032][0033]公式(1)和(2)中，N为用户设置的一路数字基带信号所需的FFT点数，|Y(k)|2为运
算后的第k点谱线的功率，P为所加窗函数的阶数，S为杂散数和H为谐波总数；
[0034]将所述所加窗函数带来的功率损失百分比L、运算后的第k点谱线的功率|Y(k)|2、噪底指标P
Noise_floor
、在0至数字基带信号范围内|Y(k)|2最大值对应的基波信号的位置I1和所加窗函数的阶数P代入公式(3)，得到实测信号功率P
Main
；
[0035][0036]式中，L为所加窗函数带来的功率损失百分比、P
Noise_floor
为噪底指标，P为所加窗函数的阶数，|Y(k)|2为运算后的第k点谱线的功率，I1为在0至数字基带信号范围内|Y(k)|2最大值对应的基波信号的位置；
[0037]将所述所加窗函数带来的功率损失百分比L、运算后的第k点谱线的功率|Y(k)|2、所加窗函数的阶数P和在P至且不包含B1～B6的数字基带信号范围内，|Y(k)|2最大值对应的位置为最大杂散信号的位置I
s
代入到公式(4)得到最差杂散WoSpur，即杂散信号功率P
Spur
；
[0038][0039]式中，L为所加窗函数带来的功率损失百分比、P为所加窗函数的阶数、|Y(k)|2为运算后的第k点谱线的功率，I
s
为在P至且不包含B1～B6的数字基带信号范围内，|Y(k)|2最大值对应的位置为最大杂散信号的位置；
[0040]将所述用户设置的一路数字基带信号所需的FFT点数N和噪底指标P
Noise_floor
代入公式(5)，得到噪声总功率P
Noise
，将所述实测信号功率P
Main
和噪声总功率P
Noise
代入公式(6)，得到信噪比SNR；
[0041][0042]式中，N为用户设置的一路数字基带信号所需的FFT点数，P
Noise_floor
为噪底指标；
[0043][0044]式中，P<本文档来自技高网...

【技术保护点】

【技术特征摘要】
的数字基带信号范围内，对于|Y(k)|2求最大值，得到最大值对应的位置为最大杂散信号的位置I
s
，最大杂散信号B7的取值范围为I
s-P至I
s
+P；当最大杂散的谱线功率小于二次至六次谐波谱线功率最小值时，所述杂散数S等于0和谐波总数H等于5：将所述用户设置的一路数字基带信号所需的FFT点数N，运算后的第k点谱线功率|Y(k)|2，所加窗函数的阶数P，杂散数S，谐波总数H代入公式(1)，对噪底指标P
Noise_floor
进行分析计算；当最大杂散的谱线功率大于或者等于二次至六次谐波谱线功率最小值时，所述杂散数S等于1和谐波总数H等于5：将所述用户设置的一路数字基带信号所需的FFT点数N，运算后的第k点谱线功率|Y(k)|2，所加窗函数的阶数P，杂散数S，谐波总数H代入公式(2)，对噪底指标P
Noise_floor
进行分析计算；公式(1)和(2)中，N为用户设置的一路数字基带信号所需的FFT点数，|Y(k)|2为运算后的第k点谱线的功率，P为所加窗函数的阶数，S为杂散数和H为谐波总数；将所述所加窗函数带来的功率损失百分比L、运算后的第k点谱线的功率|Y(k)|2、噪底指标P
Noise_floor
、在0至数字基带信号范围内|Y(k)|2最大值对应的基波信号的位置I1和所加窗函数的阶数P代入公式(3)，得到实测信号功率P
Main
；式中，L为所加窗函数带来的功率损失百分比、P
Noise_floor
为噪底指标，P为所加窗函数的阶数，|Y(k)|2为运算后的第k点谱线的功率，I1为在0至数字基带信号范围内|Y(k)|2最大值对应的基波信号的位置；将所述所加窗函数带来的功率损失百分比L、运算后的第k点谱线的功率|Y(k)|2、所加窗函数的阶数P和在P至且不包含B1～B6的数字基带信号范围内，|Y(k)|2最大值对应的位置为最大杂散信号的位置I
s
代入到公式(4)得到最差杂散WoSpur，即杂散信号功率
P
Spur
；式中，L为所加窗函数带来的功率损失百分比、P为所加窗函数的阶数、|Y(k)|2为运算后的第k点谱线的功率，I
s
为在P至且不包含B1～B6的数字基带信号范围内，|Y(k)|2最大值对应的位置为最大杂散信号的位置；将所述用户设置的一路数字基带信号所需的FFT点数N和噪底指标P
Noise_floor
代入公式(5)，得到噪声总功率P
Noise
，将所述实测信号功率P
Main
和噪声总功率P
Noise
代入公式(6)，得到信噪比SNR；式中，N为用户设置的一路数字基带信号所需的FFT点数，P
Noise_floor
为噪底指标；式中，P
Main
为实测信号功率，P
Noise
为噪声总功率；将所述所加窗函数带来的功率损失百分比L、在0至数字基带信号范围内|Y(k)|2最大值对应基波信号的位置I1、运算后的第k点谱线的功率|Y(k)|2和所加窗函数的阶数P代入公式(7)，得到所述二次至六次谐波总功率P
SumHar
；将所述实测信号功率P
Main
，噪声总功率P
Noise
和二次至六次谐波总功率P
SumHar
代入公式(8)，得到信纳比SINAD；式中，L为所加窗函数带来的功率损失百分比、I1为在0至数字基带信号范围内|Y(k)|2最大值对应基波信号的位置，P为所加窗函数的阶数，|Y(k)|2为运算后的第k点谱线的功率；式中，P
Main
为实测信号功率，P
Noise
为噪声总功率，P
SumHar
为二次至六次谐波总功率；将所述信纳比SINAD代入公式(9)得到有效位ENOB，式中，SINAD为信纳比；将所述二次至六次谐波总功率P
SumHar
代入公式(10)得到二次至六次谐波总功率的平均
值将所述实测信号功率P
Main
、二次至六次谐波总功率的平均值和杂散信号功率P
Spur
代入公式(11)，得到无杂散动态范围SFDR；式中，P
SumHar
为二次至六次谐波总功率；式中，P
Main
为实测信号功率、为二次至六次谐波总功率的平均值，P
Spur
为杂散信号功率；将所述二次至六次谐波总功率P
SumHar
和实测信号功率P
Main
代入公式(12)，得到总谐波失真THD；式中，P
SumHar
为二次至六次谐波总功率，P
Main
为实测信号功率。4.根据权利要求2所述的系统，其特征在于，所述FPGA核心控制器包括：高速数据收发模块、DDR控制模块、收发控制模块、总线接口模块、发送缓存模块、触发管理模块和指示灯管理模块；所述高速数据收发模块的接收部分用于接收所述第一至第四光电收发器输出的串行电信号，完成串-并转换及解码，再将并行接收数据发送至所述DDR控制模块进行缓存；所述高速数据收发模块的发送部分用于将所述发送缓存模块缓存的并行发送数据进行编码和并-串转换，再将串行发送数据通过第一至第四光电收发器发送出去；所述DDR控制模块用于对所述存储器读写控制，完成并行接收数据缓存，将所述并行接收数据发送给所述收发控制模块；所述收发控制模块用于完成所述总线接口模块和DDR控制模块之间的数据缓冲，接收计算机设备通过所述总线接口模块下发的数据，通过所述DDR控制模块，从所述存储器中读取数据，并将数据通过所述总线接口模块发送到计算机设备；发送缓存模块在所述所述收发控制模块的控制下按照外部同步信号的节拍发送数据，用于缓存等待发送的并行数据；触发管理模块用于接收所述隔离后的同步信号，并将所述同步触发信号发送给所述收发控制模块；指示灯管理模块在所述收发控制模块的指示下对所述第一四通道指示灯和第二四通道指示灯的工作状态进行控制。5.根据权利要求3所述的系统，其特征在于，所述第k点谱线功率|Y(k)|2，k＝0,
…
,N-1。6.根据权利要求3所述的系统，其特征在于，
所述计算机设备还包括：人机交互模块、总线驱动模块、逻辑控制及数据存储模块和显示器；所述计算机设备的人机交互模块响应于用户的输入而生成控制指令；所述总线驱动模块用于接收所述总线接口模块发送的数据，并将数据发送到所述逻辑控制及数据存储模块；所述逻辑控制及数据存储模块用于对接收到的数据进行存储；所述显示器用于将所述计算机设备分析后的数据以图象的方式显示出来。7.根据权利要求4所述的系统，其特征在于，所述总线接口模块为：PCIe总线接口模块、PCI总线接口模块、USB总线接口模块或网络总线接口模块。8.一种利用权利要求1-7中任一项所述的系统进行数字基带信号录取分析的方法，其特征在于，包括：所述计算机设备响应于用户的输入而生成控制指令；所述数据录取装置根据所述控制指令采集外...

【专利技术属性】
技术研发人员：陈利彬，吴来萍，
申请(专利权)人：北京无线电测量研究所，
类型：发明
国别省市：