本申请公开了用于拆分式数据转换后备缓冲器的硬件。系统、方法和装置涉及用于拆分式数据转换后备缓冲器的硬件。在一个实施例中，处理器包括：解码电路，用于将指令解码为经解码的指令；执行电路，用于执行经解码的指令；以及存储器电路，包括加载数据转换后备缓冲器电路以及与加载数据转换后备缓冲器电路分开且区别于加载数据转换后备缓冲器电路的存储数据转换后备缓冲器电路，其中，存储器电路在指令的存储器访问请求是加载数据请求时将该存储器访问请求发送至加载数据转换后备缓冲器电路并且在存储器访问请求是存储数据请求时将其发送至存储数据转换后备缓冲器电路，以确定针对该存储器访问请求的虚拟地址的物理地址。址。址。
【技术实现步骤摘要】
用于拆分式数据转换后备缓冲器的硬件
相关申请的交叉引用
[0001]本专利申请要求2019年7月31日提交的美国临时专利申请第62/881,135号的权益，题为“用于拆分式数据转换后备缓冲器的硬件”，该临时专利申请通过引用以其整体被并入本文中。
技术介绍
[0002]处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，术语指令在本文中可指宏指令或指微指令，该宏指令例如，提供给处理器以供执行的指令，该微指令例如，由处理器的解码器对宏指令进行解码得到的指令。
附图说明
[0003]将参考附图来描述根据本公开的各实施例，其中：
[0004]图1图示出根据本公开的实施例的包括加载数据转换后备缓冲器电路和存储数据转换后备缓冲器电路的处理器核。
[0005]图2图示出根据本公开的实施例的加载数据转换后备缓冲器电路。
[0006]图3图示出根据本公开的实施例的存储数据转换后备缓冲器电路。
[0007]图4图示出根据本公开的实施例的加载数据请求的流程图。
[0008]图5图示出根据本公开的实施例的存储数据请求的流程图。
[0009]图6图示出根据本公开的实施例的流程图。
[0010]图7A是图示出根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图。
[0011]图7B是图示出根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。
[0012]图8A是图示出根据本公开的实施例的用于图7A和图7B中的通用向量友好指令格式的字段的框图。
[0013]图8B是图示出根据本公开的一个实施例的构成完整操作码字段的图8A中的专用向量友好指令格式的字段的框图。
[0014]图8C是图示出根据本公开的一个实施例的构成寄存器索引字段的图8A中的专用向量友好指令格式的字段的框图。
[0015]图8D是图示出根据本公开的一个实施例的构成扩充操作字段750的图8A中的专用向量友好指令格式的字段的框图。
[0016]图9是根据本公开的一个实施例的寄存器架构的框图。
[0017]图10A是图示出根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。
[0018]图10B是图示出根据本公开的实施例的要被包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图。
[0019]图11A是根据本公开的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第2级(L2)高速缓存的本地子集的框图。
[0020]图11B是根据本公开的实施例的图11A中的处理器核的部分的展开图。
[0021]图12是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。
[0022]图13是根据本公开的一个实施例的系统的框图。
[0023]图14是根据本公开的实施例的更具体的示例性系统的框图。
[0024]图15示出的是根据本公开的实施例的第二更具体的示例性系统的框图。
[0025]图16示出的是根据本公开的实施例的芯片上系统(SoC)的框图。
[0026]图17是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
[0027]在下列描述中，阐述了众多具体细节。然而，应当理解，可在没有这些具体细节的情况下实施本公开的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。
[0028]说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可包括特定的特征、结构或特性，但是，可以不必每一个实施例都包括该特定的特征、结构或特性。而且，此类短语不必指代同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。
[0029](例如，具有一个或多个核的)(例如，硬件)处理器可执行指令以对数据进行操作，从而例如执行算术、逻辑或其他功能。硬件处理器可访问存储器中的数据。在一个实施例中，硬件处理器是请求对数据的访问(例如，加载或存储)的客户机，并且存储器是包含该数据的服务器。在一个实施例中，计算机包括请求对数据的访问(例如，加载或存储)的硬件处理器，并且存储器在该计算机本地。存储器可被分成单独的数据块(例如，一个或多个高速缓存行)，出于一致性目的可将这些单独的数据块作为单元来管理。在某些实施例中，(例如，数据)指针(例如，地址)是引用(例如，指向)数据的位置的值，例如，指针可以是(例如，线性)地址，并且该数据可被存储在该(例如，线性)地址处。在某些实施例中，存储器可被分为多个行并且每一行可具有它自己的(唯一的)地址。例如，存储器的行可包括用于512位的数据、256位的数据、128位的数据、64位的数据、32位的数据、16位的数据、或8位的数据的存储。地址可以是虚拟地址或物理地址。处理器可将虚拟地址(例如，如由在处理器上运行的程序所见)变换为物理地址(例如，存储器硬件中的地址)。
[0030]在某些实施例中，转换后备缓冲器(例如，TLB)将虚拟地址变换为(例如，系统存储器的)物理地址。TLB可包括用于存储(例如，最近使用的)虚拟到物理存储器地址转换的数据表，例如，以使得不必对存在的每个虚拟地址都执行转换来获得物理存储器地址。如果虚拟地址条目不在TLB中，则处理器可执行页走查以确定虚拟到物理存储器地址转换。
[0031]在某些实施例中，随着处理器核的每周期指令(IPC)增加，加载和存储带宽相应地增加。核可包括(例如，存储器电路的)多个加载数据端口和多个存储数据端口，这些加载数据端口和存储数据端口允许在每一个周期执行多个加载操作和多个存储操作。在某些实施例中，存储器电路(例如，存储器控制器)用于通过在转换后备缓冲器(TLB)中查找虚拟地址来执行虚拟地址(例如，作为输入)到物理地址(例如，作为输出)转换。
[0032]在某些实施例中，到存储器中的多个加载数据端口和到存储器中的多个存储数据端口得到也是多端口的数据TLB结构。为了克服使单个数据TLB具有越来越大的面积、复杂度和功率导致的一个或多个负面影响，本文中的某些实施例将统一的加载和存储DTLB拆分成两个独立的(例如，单独且不同的)结构：加载DTLB和存储DTLB。在某些实施例中，加载DTLB和存储DTLB是不同尺寸的、不同相关联性的、通过不同的操作来查找的、具有不同的替换和填充策略的、或其任何组合。
[0033]例如，相较于使用影子化的两个TLB(一个用于加载并且一个用于存储)，因此这实际上是同一结构的两个副本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种处理器，包括：解码电路，所述解码电路用于将指令解码为经解码的指令；执行电路，所述执行电路用于执行所述经解码的指令；以及存储器电路，所述存储器电路包括加载数据转换后备缓冲器电路和存储数据转换后备缓冲器电路，所述存储数据转换后备缓冲器电路与所述加载数据转换后备缓冲器电路分开且区别于所述加载数据转换后备缓冲器电路，其中，所述存储器电路在所述指令的存储器访问请求是加载数据请求时将所述存储器访问请求发送至所述加载数据转换后备缓冲器电路并且在所述存储器访问请求是存储数据请求时将所述存储器访问请求发送至所述存储数据转换后备缓冲器电路，以确定针对所述存储器访问请求的虚拟地址的物理地址，并且所述加载数据转换后备缓冲器电路和所述存储数据转换后备缓冲器电路是不同尺寸的且不同相关联性的。2.如权利要求1所述的处理器，其中，相比于所述存储数据转换后备缓冲器电路，所述加载数据转换后备缓冲器电路包括更多的条目存储位置。3.如权利要求1所述的处理器，其中，所述加载数据转换后备缓冲器电路在所述指令的每个加载操作和每个存储操作时被更新。4.如权利要求3所述的处理器，其中，所述存储数据转换后备缓冲器电路仅由所述指令的每个存储操作更新。5.如权利要求1所述的处理器，其中，所述存储数据转换后备缓冲器电路独立于所述加载数据转换后备缓冲器电路被更新。6.如权利要求1所述的处理器，其中，所述存储数据转换后备缓冲器电路仅由所述指令的每个存储操作更新。7.如权利要求1所述的处理器，其中，所述加载数据请求用于被输入到所述加载数据转换后备缓冲器电路的多个加载端口中的一个加载端口中。8.如权利要求1-7中任一项所述的处理器，其中，所述存储数据请求用于被输入到所述存储数据转换后备缓冲器电路的多个存储端口中的一个存储端口中。9.一种方法，包括：利用存储器电路从处理器接收指令的存储器访问请求；由所述存储器电路确定所述存储器访问请求何时是加载数据请求或存储数据请求；当所述存储器访问请求是所述加载数据请求时，将所述存储器访问请求发送至加载数据转换后备缓冲器电路，并且当所述存储器访问请求是所述存储数据请求时，将所述存储器访问请求发送至存储数据转换后备缓冲器电路，以确定针对所述存储器访问请求的虚拟地址的物理地址，所述存储数据转换后备缓冲器电路与所述加载数据转换后备缓冲器电路分开且区别于所述加载数据转换后备缓冲器电路，其中，所述加载数据转换后备缓冲器电路和所述存储数据转换后备缓冲器电路是不同尺寸的且不同相关联性的；以及在所述物理地址处执行针对所述存储器访问请求的存储器访问。10.如权利要求9所述的方法，其中，相比于所述存储数据转换后备缓冲器电路，所述加载数据转换后备缓冲器电路包括更多的条目存储位置。11.如权利要求9所述的方法，进一步包括：在...
【专利技术属性】
技术研发人员：S，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：
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