一种高势垒SiCJBS器件及其制备方法技术

本发明专利技术公开了一种高势垒SiC JBS器件及其制备方法，该器件包括由上至下设置的第一电极层、SiC衬底、N

【技术实现步骤摘要】
一种高势垒SiC JBS器件及其制备方法


[0001]本专利技术涉及一种一种高势垒SiC JBS器件及其制备方法，属于半导体器件制造领域。

技术介绍

[0002]碳化硅(SiC)作为第三代宽禁带半导体材料，其所具有的高电子饱和速度、高耐压性、抗辐照、耐高温等特点，弥补了传统硅材料在大功率密度、高温、高频应用领域中的不足。使得以SiC为基础的功率半导体器件，特别是大电流密度的SiC SBD器件，成为目前SiC领域前沿的热点研究之一。
[0003]SiC JBS(碳化硅结势垒二极管)结构器件因其反向耐压较高的特点，已成为目前SiC SBD器件中主流的设计方案。因为SiC JBS器件的正向电流特性主要取决于有源区面积，当芯片的有源区面积增大时，器件的正向输出特性将会成比例性质增大，但同时其反向耐压时产生的有源区泄漏电流也将成倍增加，且有源区的漏电与面积增加的倍数成平方比，远超终端漏电带来的影响。为了改善大芯片器件反向耐压时，有源区肖特基结泄漏电流过大情况，需提升金属-SiC肖特基接触界面的势垒高度，增大了电子从金属一侧越过势垒进入半导体一侧的难度，减小了电子跃迁的几率，降低了器件反向漏电的可能性。
[0004]专利(CN201711395441.6)采用具有更高功函数的金属来提升势垒高度，但是特殊的金属材料引入了金属腐蚀的困难度，同时需要采用特殊退火条件，工艺难以控制；专利(CN201710761830.X)采用为二次退火工艺，只针对于特定的肖特基金属材料，退火次数的增加，不仅增加了工艺时长，还会引入更多的热应力作用；专利(CN201410389537.1)针对于Si基器件，在热氧生长时吸硼排磷特性改变了表面浓度，需进行表面掺杂对浓度再分布，提升表面势垒高度。但杂质离子在Si中的扩散系数非常大，同时有源区缺乏有效JBS结P注入耗尽区扩展，器件反向耐压太低，漏电大。
[0005]为了获得SiC JBS器件大电流密度输出同时，降低反向漏电带来的影响，实现SiC器件本身高耐压的特性，提出了一种高势垒SiC JBS器件及其制作方法，采用有源区JBS结构和降低SiC肖特基接触界面浓度相结合的方式，实现了大电流输出能力，同时改善器件反向漏电的影响，优化器件的反向耐压特性。

技术实现思路

[0006]本专利技术的目的是针对现有技术的问题，提供一种高势垒SiC JBS器件及其制备方法，以解决大电流密度SiC JBS芯片反向漏电大的问题。改善器件耐压特性的同时，不影响器件正向工作时的大电流输出能力。本专利技术采用SiC JBS结构，通过适当降低金属-SiC肖特基接触界面SiC一侧的表面浓度，提升SiC金-半接触的势垒高度，使得电子难以跃迁势垒进入半导体一侧，削弱了反向漏电的影响。由于器件导通时的主要电阻部分来源与器件漂移区电阻，导通后肖特基电阻降低，不会影响器件本身大电流的输出特性。
[0007]根据本专利技术的一个方面，提供一种高势垒SiC JBS器件，包括：
[0008]第一电极层；
[0009]位于所述第一电极层之上的SiC衬底；
[0010]位于所述SiC衬底之上的第一导电类型的SiC外延层，其中所述SiC外延层包括由所述外延层的上表面延伸进入所述外延层的结势垒区和位于所述结势垒区外围的终端区；
[0011]位于所述SiC外延层的结势垒区之上的第二电极层；
[0012]位于所述SiC外延层的终端区之上的介质层；
[0013]其中，所述结势垒区内包括交替设置的由所述外延层的上表面延伸进入所述外延层的至少一个第一导电类型的掺杂区和至少一个第二导电类型的掺杂区；所述第一导电类型的掺杂区的掺杂浓度小于所述第一导电类型的SiC外延层的掺杂浓度；所述第一导电类型的掺杂区的延伸深度小于所述第二导电类型的掺杂区的延伸深度。
[0014]根据本专利技术的优选实施方式，所述终端区包括由所述外延层的上表面延伸进入所述外延层的至少一个第二导电类型的掺杂区。
[0015]根据本专利技术的一些实施方式，所述第二电极层与所述结势垒区之间肖特基接触，所述第一电极层与所述SiC衬底欧姆接触。
[0016]根据本专利技术的优选实施方式，所述第一导电类型的掺杂区与所述第二导电类型的掺杂区的延伸深度之比为2:5，优选为1:5。
[0017]根据本专利技术的一些实施方式，所述第一导电类型的掺杂区的掺杂浓度小于所述第一导电类型的SiC外延层的掺杂浓度，可降低金属-SiC肖特基接触界面SiC一侧的表面浓度，提升SiC金-半接触的势垒高度，使得电子难以跃迁势垒进入半导体一侧，削弱了反向漏电的影响。
[0018]根据本专利技术的优选实施方式，所述SiC外延层的掺杂浓度1e15cm-3-3e16cm-3
；所述第一导电类型的掺杂区的掺杂浓度为2e12cm-3-5e14cm-3
；所述第二导电类型的掺杂区的掺杂浓度为1e19cm-3-5e20cm-3
。
[0019]根据本专利技术的一些实施方式，所述第一导电类型为N型，所述第二导电类型为P型。则所述SiC外延层为N型SiC外延层，即N-SiC层；所述第一导电类型的掺杂区为N型掺杂区，但其掺杂浓度小于SiC外延层，为N
--
掺杂区；所述第二导电类型的掺杂区为P型掺杂区，且掺杂浓度较高，为P+掺杂区。
[0020]根据本专利技术的一些实施方式，所述第一导电类型为P型，所述第二导电类型为N型。则所述SiC外延层为P型SiC外延层，即P-SiC层；所述第一导电类型的掺杂区为P型掺杂区，但其掺杂浓度小于SiC外延层，为P
--
掺杂区；所述第二导电类型的掺杂区为N型掺杂区，且掺杂浓度较高，为N+掺杂区。
[0021]根据本专利技术的优选实施方式，所述第一电极层选用Ni金属层与SiC形成欧姆接触，然后进行Ti/Ni/Ag背面金属层加厚。
[0022]根据本专利技术的优选实施方式，所述第二电极层的材料可选用本领域的常规电极材料，优选包括Ti、Ni、Al、Mo、Au和Pd中的一种或多种。
[0023]根据本专利技术的优选实施方式，所述介质层可选用SiO2层、Si3N4层等。
[0024]根据本专利技术的优选一些方式，所述器件还包括位于所述介质层之上的PI层。
[0025]根据本专利技术的另一个方面，提供了一种上述高势垒SiC JBS器件的制备方法，包括：
[0026]S1.提供SiC衬底和位于所述SiC衬底之上的第一导电类型的SiC外延层；
[0027]S2.在所述外延层的上表面形成结势垒区和终端区；
[0028]S3.在所述结势垒区和终端区的上表面分别形成第二电极层和介质层；
[0029]S4.在所述SiC衬底的下表面形成第一电极层。
[0030]根据本专利技术的一些实施方式，所述步骤S2包括：
[0031]2A.在所述外延层有源区的上表面形成由所述外延层的上表面延伸进入所述外延层的第一导电类型的掺杂区；
[0032]2B.在所述外延层的整个上表本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高势垒SiC JBS器件，包括：第一电极层；位于所述第一电极层之上的SiC衬底；位于所述SiC衬底之上的第一导电类型的SiC外延层，其中所述SiC外延层包括由所述外延层的上表面延伸进入所述外延层的结势垒区和位于所述结势垒区外围的终端区；位于所述SiC外延层的结势垒区之上的第二电极层；位于所述SiC外延层的终端区之上的介质层；其中，所述结势垒区内包括交替设置的由所述外延层的上表面延伸进入所述外延层的至少一个第一导电类型的掺杂区和至少一个第二导电类型的掺杂区；所述第一导电类型的掺杂区的掺杂浓度小于所述第一导电类型的SiC外延层的掺杂浓度；所述第一导电类型的掺杂区的延伸深度小于所述第二导电类型的掺杂区的延伸深度。2.根据权利要求1所述的器件，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。3.根据权利要求1所述的器件，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。4.根据权利要求1-3中任一项所述的器件，其特征在于，所述终端区包括由所述外延层的上表面延伸进入所述外延层的至少一个第二导电类型的掺杂区。5.根据权利要求1-4中任一项所述的器件，其特征在于，所述器件还包括位于所述介质层之上的PI层。6.根据权利要求1-5中任一项所述的高势垒Si...

【专利技术属性】
技术研发人员：罗烨辉，周正东，李诚瞻，
申请(专利权)人：株洲中车时代半导体有限公司，
类型：发明
国别省市：