一种外围电路及三维存储器制造技术

一种外围电路和三维存储器，外围电路包括多个半导体器件、至少一个第一贯穿硅触点和第一底部隔离，至少一个第一贯穿硅触点设于相邻的两个半导体器件之间，并且第一贯穿硅触点与相邻的半导体器件之间设有间隔区，第一底部隔离设于间隔区内；第一底部隔离包括绝缘体和金属隔离件，金属隔离件嵌入绝缘体，并且金属隔离件接地。通过在半导体器件和第一贯穿硅触点之间的间隔区设置第一底部隔离，第一底部隔离具有绝缘体，并在绝缘体内嵌入具有较好隔离效果的金属隔离件，从而降低第一贯穿硅触点与半导体器件的耦合效应，有效减小耦合效应导致的半导体器件的电压波动幅度。半导体器件的电压波动幅度。半导体器件的电压波动幅度。

【技术实现步骤摘要】
一种外围电路及三维存储器


[0001]本申请属于三维存储
，具体涉及一种外围电路及三维存储器。

技术介绍

[0002]随着人们对电子产品的要求向小型化发展，对三维存储器的集成度要求越来越高。现有的三维存储器中，外围电路的多个半导体器件通常通过贯穿硅触点(TSC)与存储器电路电连接，贯穿硅触点与外围电路中的半导体器件之间存在耦合效应，在耦合效应的作用下，半导体器件源端电压会产生较大的波动，这不利于提高三维存储器的性能。
[0003]因此，如何降低贯穿硅触点的耦合效应成为了提升三维存储器性能的关键。

技术实现思路

[0004]本申请提供一种外围电路及三维存储器，解决了现有技术中的贯穿硅触点耦合效应导致源端电压产生较大波动的问题。
[0005]第一方面，本申请提供了一种外围电路，用于与存储器电路电连接，外围电路包括多个半导体器件、至少一个第一贯穿硅触点和第一底部隔离，所述至少一个第一贯穿硅触点设于相邻的两个所述半导体器件之间，并且第一贯穿硅触点与相邻的所述半导体器件之间设有间隔区，所述第一底部隔离设于所述间隔区内；所述第一底部隔离包括绝缘体和金属隔离件，所述金属隔离件嵌入所述绝缘体，并且所述金属隔离件接地。
[0006]一种实施方式中，所述外围电路还包括第一沟道隔离、第二沟道隔离和屏蔽阱区，所述第一沟道隔离和所述第二沟道隔离均设于所述间隔区，所述屏蔽阱区围合所述第一贯穿硅触点和所述第一沟道隔离，并与所述第一贯穿硅触点具有间隔距离，所述屏蔽阱区接地，所述第二沟道隔离设于所述屏蔽阱区背向所述第一沟道隔离的一侧，所述第一沟道隔离和/或所述第二沟道隔离连接所述第一底部隔离。
[0007]一种实施方式中，所述外围电路还包括第二贯穿硅触点，所述第二贯穿硅触点位于所述第一底部隔离和所述第一贯穿硅触点之间，并与所述第一贯穿硅触点以及第一底部隔离均具有间隔距离，所述第二贯穿硅触点接地。
[0008]一种实施方式中，所述外围电路还包括第二底部隔离，所述第二底部隔离连接在所述第一沟道隔离，所述第一底部隔离连接在所述第二沟道隔离；或，所述第二底部隔离连接在所述第二沟道隔离，所述第一底部隔离连接在所述第一沟道隔离。
[0009]一种实施方式中，所述外围电路还包括层叠的第一类型阱区和第二类型阱区，所述第一类型阱区背向所述第二类型阱区的一侧与所述半导体器件连接，所述第一类型阱区填充于所述第一底部隔离和所述第一贯穿硅触点之间，所述第二类型阱区与所述第一类型阱区相邻的一侧与第一底部隔离连接。
[0010]一种实施方式中，所述半导体器件包括第一导电区和第二导电区，所述外围电路还包括第三沟道隔离，所述第三沟道隔离位于所述第二沟道隔离背向所述屏蔽阱区的一侧，并与所述第二沟道隔离具有间隔距离，所述第一导电区位于所述第二沟道隔离和所述
第三沟道隔离之间，所述第二导电区位于所述第三沟道隔离背向所述第一导电区的一侧。
[0011]一种实施方式中，所述半导体器件还包括栅极，所述栅极形成于所述第一类型阱区背向所述第二类型阱区的表面。
[0012]一种实施方式中，所述第一贯穿硅触点包括导电金属，所述导电金属用于与存储器电路电连接，所述金属隔离件与所述导电金属位于同一制程。
[0013]一种实施方式中，所述第一类型阱区为高压P型阱区(HVPW)，所述第二类型阱区为深N阱(DNW)。
[0014]第二方面，本申请还提供了一种三维存储器，所述三维存储器包括存储器电路和与所述存储器电路连接的第一方面任一项实施方式所述的外围电路。
[0015]通过在半导体器件和第一贯穿硅触点之间的间隔区设置第一底部隔离，第一底部隔离具有绝缘体，对第一贯穿硅触点的耦合效应起到了初步隔离的效果，在绝缘体内嵌入金属隔离件，由于金属隔离件具有较好的隔离效果，从而进一步降低第一贯穿硅触点与半导体器件的耦合效应，有效减小耦合效应导致的半导体器件的电压波动幅度。
附图说明
[0016]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0017]图1为现有技术中的一种外围电路的结构示意图；
[0018]图2为现有技术中的另一种外围电路的结构示意图；
[0019]图3为本申请提供的外围电路的第一实施例的结构示意图；
[0020]图4为本申请提供的外围电路的第二实施例的结构示意图；
[0021]图5为本申请提供的外围电路的第三实施例的结构示意图；
[0022]图6为本申请提供的外围电路的第四实施例的结构示意图；
[0023]图7为本申请提供的外围电路的第五实施例的结构示意图；
[0024]图8为本申请提供的外围电路的第六实施例的结构示意图；
[0025]图9为本申请提供的三维存储器的结构示意图。
具体实施方式
[0026]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0027]现有技术的一种外围电路，请参阅图1，为了隔离贯穿硅触点110的耦合效应，在贯穿硅触点110和半导体器件120之间设置接地的P阱区130，P阱区130呈环状并环绕贯穿硅触点110，且通过沟道隔离140隔离P阱区130和贯穿硅触点110，以隔离贯穿硅触点110的耦合效应。
[0028]现有技术的另一种外围电路，请参阅图2，为了隔离贯穿硅触点210的耦合效应，在
贯穿硅触点210和半导体器件220之间设置有贯穿膜层的隔离件230，隔离件230接地，隔离件230的构造与贯穿硅触点210相同，但贯穿硅触点210用于传输信号，而隔离件230用于隔离耦合效应。在设置隔离件230后，耦合效应所导致的半导体器件220的电压波动幅度仍然高达0.07V。
[0029]对于以上两种外围电路(100、200)，不管是在环形P阱区130的隔离作用下，还是通过设置构造与贯穿硅触点210的隔离件230，对耦合效应隔离的效果均较差，耦合效应造成的源端电压波动幅度均较大，外围电路(100、200)的性能和可靠性均不理想。
[0030]请参阅图3，本申请实施例提供了一种外围电路300，用于与存储器电路(未图示)电连接。外围电路300包括多个半导体器件10、至少一个第一贯穿硅触点21和第一底部隔离31。至少一个第一贯穿硅触点21设于相邻的两个半导体器件10之间。第一贯穿硅触点21与相邻的半导体器件10之间设有间隔区A，第一底部隔离31设于间隔区A内。第一底部隔离31包括第一绝缘体311和金属隔离件312。金属隔离件312嵌入第一绝缘体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种外围电路，用于与存储器电路电连接，其特征在于，外围电路包括多个半导体器件、至少一个第一贯穿硅触点和第一底部隔离，所述至少一个第一贯穿硅触点设于相邻的两个所述半导体器件之间，并且第一贯穿硅触点与相邻的所述半导体器件之间设有间隔区，所述第一底部隔离设于所述间隔区内；所述第一底部隔离包括绝缘体和金属隔离件，所述金属隔离件嵌入所述绝缘体，并且所述金属隔离件接地。2.如权利要求1所述的外围电路，其特征在于，所述外围电路还包括第一沟道隔离、第二沟道隔离和屏蔽阱区，所述第一沟道隔离和所述第二沟道隔离均设于所述间隔区，所述屏蔽阱区围合所述第一贯穿硅触点和所述第一沟道隔离，并与所述第一贯穿硅触点具有间隔距离，所述屏蔽阱区接地，所述第二沟道隔离设于所述屏蔽阱区背向所述第一沟道隔离的一侧，所述第一沟道隔离和/或所述第二沟道隔离连接所述第一底部隔离。3.如权利要求1或2所述的外围电路，其特征在于，所述外围电路还包括第二贯穿硅触点，所述第二贯穿硅触点位于所述第一底部隔离和所述第一贯穿硅触点之间，并与所述第一贯穿硅触点以及第一底部隔离均具有间隔距离，所述第二贯穿硅触点接地。4.如权利要求2所述的外围电路，其特征在于，所述外围电路还包括第二底部隔离，所述第二底部隔离连接在所述第一沟道隔离，所述第一底部隔离连接在所述第二沟道隔离；或，所述第二底部隔离连接在所述第二沟道隔离，所述第一底部隔离...

【专利技术属性】
技术研发人员：许文山，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：