一种半导体器件及其制备方法技术

本发明专利技术公开了一种半导体器件及其制备方法，通过将一个存储串分成多个子存储串，每个子存储串都有独立的子沟道层，同时将多个存储串在第一横向排成位于两条栅线缝隙之间的多行，使一条位线连接两个子存储串，然后通过顶部选择栅沟槽将所述两个子存储串隔开，使一条位线可以单独控制一个子存储串，从而提升半导体器件的存储密度。体器件的存储密度。体器件的存储密度。

【技术实现步骤摘要】
一种半导体器件及其制备方法


[0001]本专利技术总体上涉及半导体领域，具体的，涉及一种半导体器件及其制备方法。

技术介绍

[0002]NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器。在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的存储器结构。
[0003]3D NAND现有设计是同心圆，通常在沟道孔里面依次填上阻挡层，电荷捕获层，隧穿层和沟道层，最后同心圆里面填实介质层，从而由上而下形成连续的电荷俘获存储器。这样的好处是能够最小开支下通过增加同心圆的密度和叠加层数就能最大限度地提升存储密度。
[0004]近年来，如何提升3D NAND的存储密度，是当前亟待解决的问题。

技术实现思路

[0005]本专利技术提供一种半导体器件及其制备方法，旨在为高存储密度的NAND存储器件提供可靠的金属互联结构，实现对每个存储单元的单独控制。
[0006]一方面，本专利技术提供一种半导体器件，包括：
[0007]衬底；
[0008]位于所述衬底上的堆叠层；
[0009]在垂直所述衬底的第一纵向贯穿所述堆叠层、且在平行于所述衬底的第一横向延伸的至少两条栅线狭缝；
[0010]在所述第一纵向贯穿所述堆叠层、且位于相邻两条所述栅线狭缝之间与所述栅线狭缝平行的多行存储串，每个所述存储串包括多个子存储串；
[0011]在平行于所述衬底的第二横向延伸的多条位线，在相邻两条所述栅线狭缝之间、每条所述位线连接两个所述子存储串；
[0012]位于所述第一横向的顶部选择栅沟槽，所述顶部选择栅沟槽位于连接在一条所述位线的两个所述子存储串之间。
[0013]进一步优选的，所述存储串在平行于所述衬底的截面为具有四个花瓣的花瓣形，每个所述存储串包括四个所述子存储串，每个所述子存储串对应一个所述花瓣。
[0014]进一步优选的，所述多行存储串包括靠近所述栅线狭缝的第一行和第三行、以及位于所述第一行和第三行之间的第二行；所述第一行与所述第三行中的各存储串、相对于所述第二行中的各存储串，在所述第一横向上向同一方向偏移特定距离，且所述特定距离为相邻两条所述位线之间的距离。
[0015]进一步优选的，所述第二行的一个所述存储串中，两个所述子存储串连接一条所述位线；所述第一行的一个所述子存储串、与所述第三行的一个所述子存储串连接一条所
述位线。
[0016]进一步优选的，所述多条位线包括从左至右的第一条、第二条、第三条、第四条、第五条和第六条；在所述第一行和所述第三行的一个所述存储串中，四个所述子存储串分别连接所述第二条、第三条、第五条和第六条位线；在所述第二行的一个所述存储串中，四个所述子存储串中的两个连接所述第一条位线，另两个连接所述第四条位线。
[0017]进一步优选的，每个所述子存储串包括一个子沟道层，每个所述存储串包括四个所述子沟道层、以及与每个所述子沟道层分别连接的子接触栓塞。
[0018]进一步优选的，一个所述存储串的四个所述子接触栓塞被两条交叉的栓塞隔槽所分隔，所述两条栓塞隔槽包括位于所述第一横向的第一栓塞隔槽、以及与所述第一栓塞隔槽交叉的第二栓塞隔槽。
[0019]进一步优选的，所述子接触栓塞通过金属触点与所述位线连接。
[0020]进一步优选的，所述多行存储串包括靠近所述栅线狭缝的第一行和第三行、以及位于所述第一行和第三行中间的第二行；所述顶部选择栅沟槽、与所述第二行存储串上的第一栓塞隔槽，在所述第二横向上的位置相同。
[0021]另一方面，本专利技术提供一种半导体器件的制备方法，包括：
[0022]提供衬底；
[0023]形成位于所述衬底上的堆叠层；
[0024]形成在垂直所述衬底的第一纵向贯穿所述堆叠层、且在平行于所述衬底的第一横向延伸的至少两条栅线狭缝；
[0025]形成在所述第一纵向贯穿所述堆叠层、且位于相邻两条所述栅线狭缝之间与所述栅线狭缝平行的多行存储串，每个所述存储串包括多个子存储串；
[0026]在所述第一横向形成顶部选择栅沟槽，所述顶部选择栅沟槽位于连接到一条位线的两个所述子存储串之间；
[0027]形成在平行于所述衬底的第二横向延伸的多条位线，在相邻两条所述栅线狭缝之间、每条所述位线连接两个所述子存储串。
[0028]进一步优选的，所述存储串在平行于所述衬底的截面为具有四个花瓣的花瓣形，每个所述存储串包括四个所述子存储串，每个所述子存储串对应一个所述花瓣。
[0029]进一步优选的，形成所述多行存储串的步骤包括：形成靠近所述栅线狭缝的第一行和第三行、以及位于所述第一行和第三行之间的第二行，所述第一行与所述第三行中的各存储串、相对于所述第二行中的各存储串，在所述第一横向上向同一方向偏移特定距离，且所述特定距离对应于相邻两条所述位线之间的距离。
[0030]进一步优选的，形成多条所述位线的步骤包括：将所述第二行的一个所述存储串中的两个所述子存储串连接到一条所述位线；将所述第一行的一个所述子存储串、与所述第三行的一个所述子存储串，连接到一条所述位线。
[0031]进一步优选的，形成多条所述位线的步骤包括：形成从左至右的第一条、第二条、第三条、第四条、第五条和第六条位线，在所述第一行和所述第三行的一个所述存储串中，四个所述子存储串分别连接所述第二条、第三条、第五条和第六条位线；在所述第二行的一个所述存储串中，四个所述子存储串中的两个连接所述第一条位线，另两个连接所述第四条位线。
[0032]进一步优选的，每个所述子存储串包括一个子沟道层，所述制备方法还包括：形成与每个所述子沟道层分别连接的子接触栓塞。
[0033]进一步优选的，还包括：形成两条交叉的栓塞隔槽，所述两条栓塞隔槽将一个所述存储串的四个所述子接触栓塞分隔，所述两条栓塞隔槽包括位于所述第一横向的第一栓塞隔槽、以及与所述第一栓塞隔槽交叉的第二栓塞隔槽。
[0034]进一步优选的，形成位于所述子接触栓塞上的金属触点，所述金属触点与所述位线连接，以实现所述子接触栓塞与所述位线的连接。
[0035]进一步优选的，形成所述多行存储串的步骤包括：形成靠近所述栅线狭缝的第一行和第三行、以及位于所述第一行和第三行中间的第二行；所述顶部选择栅沟槽、与所述第二行存储串上的第一栓塞隔槽，在所述第二横向上的位置相同。
[0036]本专利技术的有益效果：本专利技术通过将一个存储串分成多个子存储串，每个子存储串都有独立的子沟道层，同时将多个存储串在第一横向排成位于两条栅线缝隙之间的多行，使一条位线连接两个子存储串，然后通过顶部选择栅沟槽将所述两个子存储串隔开，从而使一条位线可以单独控制一个子存储串，从而提升半导体器件的存储密度。
附图说明
[0037]下面结合附图，通过对本专利技术的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底；位于所述衬底上的堆叠层；在垂直所述衬底的第一纵向贯穿所述堆叠层、且在平行于所述衬底的第一横向延伸的至少两条栅线狭缝；在所述第一纵向贯穿所述堆叠层、且位于相邻两条所述栅线狭缝之间与所述栅线狭缝平行的多行存储串，每个所述存储串包括多个子存储串；在平行于所述衬底的第二横向延伸的多条位线，在相邻两条所述栅线狭缝之间、每条所述位线连接两个所述子存储串；位于所述第一横向的顶部选择栅沟槽，所述顶部选择栅沟槽位于连接在一条所述位线的两个所述子存储串之间。2.根据权利要求1所述的半导体器件，其特征在于，所述存储串在平行于所述衬底的截面为具有四个花瓣的花瓣形，每个所述存储串包括四个所述子存储串，每个所述子存储串对应一个所述花瓣。3.根据权利要求2所述的半导体器件，其特征在于，所述多行存储串包括靠近所述栅线狭缝的第一行和第三行、以及位于所述第一行和第三行之间的第二行；所述第一行与所述第三行中的各存储串、相对于所述第二行中的各存储串，在所述第一横向上向同一方向偏移特定距离，且所述特定距离为相邻两条所述位线之间的距离。4.根据权利要求3所述的半导体器件，其特征在于，所述第二行的一个所述存储串中，两个所述子存储串连接一条所述位线；所述第一行的一个所述子存储串、与所述第三行的一个所述子存储串连接一条所述位线。5.根据权利要求4所述的半导体器件，其特征在于，所述多条位线包括从左至右的第一条、第二条、第三条、第四条、第五条和第六条；在所述第一行和所述第三行的一个所述存储串中，四个所述子存储串分别连接所述第二条、第三条、第五条和第六条位线；在所述第二行的一个所述存储串中，四个所述子存储串中的两个连接所述第一条位线，另两个连接所述第四条位线。6.根据权利要求2～5任一项所述的半导体器件，其特征在于，每个所述子存储串包括一个子沟道层，每个所述存储串包括四个所述子沟道层、以及与每个所述子沟道层分别连接的子接触栓塞。7.根据权利要求6所述的半导体器件，其特征在于，一个所述存储串的四个所述子接触栓塞被两条交叉的栓塞隔槽所分隔，所述两条栓塞隔槽包括位于所述第一横向的第一栓塞隔槽、以及与所述第一栓塞隔槽交叉的第二栓塞隔槽。8.根据权利要求6所述的半导体器件，其特征在于，所述子接触栓塞通过金属触点与所述位线连接。9.根据权利要求7所述的半导体器件，其特征在于，所述多行存储串包括靠近所述栅线狭缝的第一行和第三行、以及位于所述第一行和第三行中间的第二行；所述顶部选择栅沟槽、与所述第二行存储串上的第一栓塞隔槽，在所述第二横向上的位置相同。10.一种半导体器件的制备方法，其特征在于，包括：提供衬底；
形成位于所述衬底上的堆叠层；形成在垂直所述衬底的第一纵向贯穿所述堆叠层、且在平行于所述衬...

【专利技术属性】
技术研发人员：高庭庭，薛磊，刘小欣，耿万波，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：