一种MOSFET终端结构及其制备方法技术

本发明专利技术公开了一种MOSFET终端结构及其制备方法，包括终端分压区，所述终端分压区内设有若干的沟槽，所述终端分压区的沟槽中靠近元胞区由内向外所所述沟槽深度逐渐加深，沟槽间距逐渐增大。与一般沟槽MOS终端结构若干个分压沟槽等深度等间距排列相比，本发明专利技术对终端分压沟槽间距进行调整，优化电场分布，提升器件耐压。终端沟槽中靠近元胞区由内向外前几个沟槽深度逐渐加深，沟槽间距逐渐增大，将原本外部截止环沟槽的大电场，转移至内部分压沟槽处，从而提升整个器件的击穿电压。从仿真结果来看，对于100V产品，击穿电压能得到20％左右的提升。的提升。的提升。

【技术实现步骤摘要】
一种MOSFET终端结构及其制备方法


[0001]本专利技术涉及芯片领域，更确切地说是一种MOSFET终端结构。

技术介绍

[0002]沟槽MOSFET是近年来发展的新一代功率MOSFET，因其具有低的导通电阻、开关损耗低、开关速率快等优点，被广泛的应用于各个领域中。沟槽MOSFET 器件内部结构主要分为元胞区和外围的终端区，除了元胞区本身的设计外，终端区的结构也会直接影响到器件的性能。如今的常规终端结构一般由若干个等间距的分压沟槽以及一个更宽的截止沟槽构成，但是这样的终端结构电场仍过于集中于最外围截止沟槽底部，不能充分发挥元胞区的性能。专利 CN104638011A中公布了一种加深所有终端沟槽深度的结构，从而实现器件耐压的提升。
[0003]如今沟槽MOSFET终端区大多采用多采用若干个等距分布的分压沟槽以及一个截止沟槽构成。根据仿真显示，在中压100V产品中，当器件承受反向偏压时，大电场集中在最外侧边缘截止沟槽处，并不能完全发挥出元胞区的性能。即使专利CN104638011A中公布了一种加深所有终端沟槽深度的结构来提升终端区的耐压能力的结构，大电场仍然集中在最外围截止沟槽处。本专利技术在不改变元胞区设计的前提下，通过优化终端电场的分布，达到提升整个器件耐压的作用。

技术实现思路

[0004]本专利技术的目的是提供一种MOSFET终端结构及其制备方法，与现有技术相比，本专利技术通过优化终端沟槽的排布结构，达到了优化终端电场，提升器件耐压的效果。
[0005]本专利技术采用以下技术方案：
[0006]一种MOSFET终端结构，包括终端分压区，所述终端分压区内设有若干的沟槽，所述终端分压区的沟槽中靠近元胞区由内向外所所述沟槽深度逐渐加深，沟槽间距逐渐增大。
[0007]所述沟槽设置于外延层中，且外延层的另一侧设有基层。
[0008]在外延层通过离子注入注入P型杂质，然后进行退火处理，形成沟道区。
[0009]所述沟槽内壁及所述沟槽之间的外延层上淀设有栅极氧化层。
[0010]所述沟槽内通过多晶硅填充满。
[0011]还包括正面电极，包括顶层金属，顶层金属连接各年接触孔，且接触孔的底部为离子注入层。
[0012]还包括漏极，且所述漏极设于基层的另一侧，且为金属层。
[0013]一种MOSFET终端结构的制备方法，
[0014]包括以下步骤：
[0015]在基片上进行外延生长；
[0016]掩蔽层生长；
[0017]沟槽光刻；
[0018]沟槽刻蚀；
[0019]栅氧生长以及多晶硅淀积；
[0020]多晶硅刻蚀以及平坦化；
[0021]沟槽区P+注入以及退火；
[0022]源区N+注入以及退火；
[0023]接触孔光刻；
[0024]接触孔刻蚀、接触孔注入以及杂质激活；
[0025]接触孔金属填充以及平坦化；
[0026]顶层金属淀积以及平坦化；
[0027]背面减薄、电镀，形成漏极。
[0028]所述终端分压区内设有若干的沟槽，所述终端分压区的沟槽中靠近元胞区由内向外所所述沟槽深度逐渐加深，沟槽间距逐渐增大。
[0029]将内部终端沟槽的宽度由小到大设定，相同的光刻条件进行刻蚀从而实现靠近元胞区的终端沟槽实现由浅到深的排布方式。
[0030]将内部终端沟槽的宽度设定相同，通过增加光刻次数来控制每个沟槽的不同深度。
[0031]本专利技术的优点是：与一般沟槽MOS终端结构若干个分压沟槽等深度等间距排列相比，本专利技术对终端分压沟槽间距进行调整，优化电场分布，提升器件耐压。终端沟槽中靠近元胞区由内向外前几个沟槽深度逐渐加深，沟槽间距逐渐增大，将原本外部截止环沟槽的大电场，转移至内部分压沟槽处，从而提升整个器件的击穿电压。从仿真结果来看，对于100V产品，击穿电压能得到20％左右的提升。
附图说明
[0032]下面结合实施例和附图对本专利技术进行详细说明，其中：
[0033]图1至图13是专利技术的的结构制备过程示意图。
[0034]图14A是现有技术的终端结构的电场分布图。
[0035]图14B是现有技术的终端结构的击穿电压图。
[0036]图15A是专利CN104638011A的电场分布图。
[0037]图15B是专利CN104638011A的击穿电压图。
[0038]图16A是现有技术调整终端沟槽间距后的电场分布图。
[0039]图16B是现有技术调整终端沟槽间距后的电场分布图。
[0040]图17A是本专利技术的电场分布图。
[0041]图17B是本专利技术的电场的水平切线图。
[0042]图17C是本专利技术的靠近元胞区三个终端沟槽底部的电场斜切线图。
[0043]图18是本专利技术中的四种终端结构的击穿电压曲线比较图。
[0044]图19A是本专利技术的实际工艺中元胞沟槽的截面图。
[0045]图19B是本专利技术的实际工艺中终端沟槽的截面图。
[0046]图20A是设有两个沟槽时的电场分布图。
[0047]图20B是设有两个沟槽时的电场分布图。
具体实施方式
[0048]下面进一步阐述本专利技术的具体实施方式：
[0049]如图1至图13所示，本专利技术的制备方法包括以下步骤：
[0050]具体方法步骤如下，N型MOSFET元胞为例：
[0051]1，根据MOSFET的特性需求选择合适的外延圆片，该圆片由低电阻率(电阻率一般为0.001～0.005Ω
·
cm)的N型基片1和较高电阻率的外延层2组成，如图1所示，；
[0052]2，在外延层2表面长一层掩蔽层3，掩蔽层的作用是为后面的沟槽刻蚀提供掩蔽，掩蔽层3材料的成分可以为氧化硅、氮化硅或者两者结合，掩蔽层厚度通常为2000～5000埃，如图2所示；
[0053]3，在掩蔽层上淀积一层光刻胶4，进行沟槽5光刻，刻蚀掉所需刻蚀沟槽处的掩蔽层，形成刻蚀窗口，刻蚀窗口尺寸大小通常为0.2～0.4um，如图3 所示；
[0054]4，去除表面多余光刻胶4，在掩蔽层3的作用下进行沟槽刻蚀，通常采用干法刻蚀，刻蚀深度在1～3um左右，如图4所示；
[0055]5，去除表面掩蔽层，生长一层薄的牺牲氧化层并去除。再通过热生长的方式，在硅表面和沟槽侧壁以及底部生长出一层厚度在200～1000埃的栅极氧化层6，如图5所示；
[0056]6，淀积一层N型重掺杂多晶硅7，将沟槽填充满，通过干法刻蚀或化学机械平坦化将表面多余的多晶硅去除，如图6所示；
[0057]7，在外延层通过离子注入注入P型杂质，然后进行退火处理，形成沟道区8。注入能量控制在100～200keV，退火温度一为900～1200℃，形成沟道区。注入剂量、能量以及退火温度根据实际所需的开启电压范围调整，如图7所示；
[0058]8，淀积一层介本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MOSFET终端结构，其特征在于，包括终端分压区，所述终端分压区内设有若干的沟槽，所述终端分压区的沟槽中靠近元胞区由内向外所所述沟槽深度逐渐加深，沟槽间距逐渐增大。2.根据权利要求1所述的MOSFET终端结构，其特征在于，所述沟槽设置于外延层中，且外延层的另一侧设有基层。3.根据权利要求2所述的MOSFET终端结构，其特征在于，在外延层通过离子注入注入P型杂质，然后进行退火处理，形成沟道区。4.根据权利要求2所述的MOSFET终端结构，其特征在于，所述沟槽内壁及所述沟槽之间的外延层上淀设有栅极氧化层。5.根据权利要求4所述的MOSFET终端结构，其特征在于，所述沟槽内通过多晶硅填充满。6.根据权利要求1所述的MOSFET终端结构，其特征在于，还包括正面电极，包括顶层金属，顶层金属连接各年接触孔，且接触孔的底部为离子注入层。7.根据权利要求1所述的MOSFET终端结构，其特征在于，还包括漏...

【专利技术属性】
技术研发人员：代萌，李承杰，顾嘉庆，
申请(专利权)人：上海格瑞宝电子有限公司，
类型：发明
国别省市：