无线通信芯片及时钟信号发生电路制造技术

本实用新型专利技术揭示了一种无线通信芯片及时钟信号发生电路，所述时钟信号发生电路包括晶体振荡器、锁相环电路，所述晶体振荡器的输出端连接锁相环电路的输入端；所述锁相环电路包括差分积分调制器DSM、多模分频器MMDIV、鉴频鉴相器PFD、电荷泵CP、环路滤波器LF及压控振荡器VCO；所述鉴频鉴相器PFD、电荷泵CP、环路滤波器LF及压控振荡器VCO依次连接，所述多模分频器MMDIV分别连接鉴频鉴相器PFD及压控振荡器VCO；所述差分积分调制器DSM的输出端连接多模分频器MMDIV的输入控制端；在所述差分积分调制器DSM的输入端或输出端或所述差分积分调制器DSM内部输入设定噪声信号。本实用新型专利技术可有效降低时钟信号的射频杂散，并且对系统功耗，复杂度增加不大。

【技术实现步骤摘要】
无线通信芯片及时钟信号发生电路
本技术属于电子通讯
，涉及一种无线通信芯片，尤其涉及一种时钟信号发生电路及减小时钟谐波杂散的方法。
技术介绍
时钟信号是同步时序电路的基础，在片上系统集成电路(SoC)中，通常都会有复杂的时钟树来为各个模块提供时钟。时钟信号会在其基频以及谐波频率处产生干扰，这些干扰进入空气就会形成杂散，杂散能量的大小应该满足国家无线电管理委员会的要求。SoC中的时钟信号经常由锁相环电路产生。在通信系统芯片中，一般会有射频本振时钟、模拟基带时钟(ADC，DAC时钟)、数字基带时钟、中央处理器时钟、外设接口时钟等。这些时钟信号及其谐波信号会通过若干途径耦合到信号发送链路，通过功率放大器输出到天线，这些可能的耦合路径包括：(1)由时钟驱动的电路会以该时钟为周期，从电源上抽取电流，并注入到地。由于电源和地会有阻抗，因此电源和地上会产生以该时钟为周期的干扰电压，这种干扰电压通过芯片共用电源和地，影响到信号发送链路；(2)由时钟驱动的电路会以该时钟为周期，对衬底电压产生干扰，这种干扰通过共用衬底，影响到信号发送链路；(3)芯片上的电源和地通过铜线(金线)连接到封装管脚，这些键合线之间存在互感。不同的电源和地之间通过互感能相互干扰，干扰通过电源或者地进入信号发送链路；干扰也可能通过键合线互感直接影响到功率放大器输出键合线。这些耦合到发送链路的干扰会通过功率放大器随着有用信号一起发射到空气中，这些干扰会表现为杂散，影响频谱模板，从而影响整个系统性能。在传统的无线通信芯片设计中，由于时钟谐波处能量要比基频处能量低很多，很少考虑低频时钟(本振参考时钟，IO接口时钟等)的谐波产生的杂散，更多考虑高频时钟(中央处理器时钟，高速ADC时钟等)基频处的杂散。但是在目前高集成度的SoC芯片中，耦合变得更强，必须考虑低频时钟谐波处的杂散。传统解决通信芯片杂散的方法有如下几种：(1)在时钟电路源头进行频谱扩展，如图1所示。时钟源产生的时钟信号经过延迟单元，产生不同延迟的时钟信号，再利用随机数发生器产生随机数，随机选择不同时钟信号，此时多路选择器输出信号的频谱相对于clk0(或者clk1，或者clk2，或者clk3)带宽更大，同时单位带宽内能量更低。此信号耦合到发送链路，造成的杂散会更低，以此满足频谱模板要求。这种方法的缺点在于延迟单元在不同温度、工艺角以及电压下难以做到延迟恒定，对杂散的抑制也会随之变化。另外此种方法会造成额外功耗。另外一些利用频谱扩展的方法实现更低的杂散的电路如参考文献1(Ping-YingWangandShang-PingChen,"Spreadspectrumclockgenerator,"2007IEEEAsianSolid-StateCircuitsConference,Jeju,2007,pp.304-307,doi:10.1109/ASSCC.2007.4425691.)所示，这一类方法主要问题是复杂度太高，在成本和功耗要求严格的应用中并不适用。(2)减小从时钟源头到信号发射链路的耦合。主要是通过芯片合理的电源、地布局，优化封装参数，芯片衬底更好的隔离等方法。这些方法可以减小功率放大器发射的杂散，但是会增加芯片设计成本，延长芯片设计交付时间。(3)在功率放大器之后加上带通滤波器，对信号带宽外的杂散进行抑制。这种方法增加了芯片成本(高品质带通滤波器成本较高)，另外对于信号带宽附近的杂散抑制效果不佳。如果杂散在信号带宽内，此方法无法在不影响有效信号的情况下抑制杂散。有鉴于此，如今迫切需要设计一种新的减少通信芯片杂散的方式，以便克服现有方式存在的上述至少部分缺陷。
技术实现思路
本技术提供一种无线通信芯片及时钟信号发生电路，可有效降低时钟信号的射频杂散，并且对系统功耗，复杂度增加不大。为解决上述技术问题，根据本技术的一个方面，采用如下技术方案：一种时钟信号发生电路，所述时钟信号发生电路包括：晶体振荡器、锁相环电路，所述晶体振荡器的输出端连接锁相环电路的输入端；所述锁相环电路包括差分积分调制器DSM、多模分频器MMDIV、鉴频鉴相器PFD、电荷泵CP、环路滤波器LF及压控振荡器VCO；所述鉴频鉴相器PFD、电荷泵CP、环路滤波器LF及压控振荡器VCO依次连接，所述多模分频器MMDIV的输入端连接压控振荡器VCO输出端，多模分频器MMDIV的输出端连接鉴频鉴相器PFD的输入端，多模分频器MMDIV的输入控制端连接差分积分调制器DSM的输出端；所述差分积分调制器DSM的输出端连接多模分频器MMDIV的输入控制端；在所述差分积分调制器DSM的输入端或输出端或所述差分积分调制器DSM内部加入噪声信号。作为本技术的一种实施方式，所述时钟信号发生电路包括第一可变增益放大器，所述第一可变增益放大器的输入端连接设定噪声信号，所述第一可变增益放大器的输出端连接所述差分积分调制器DSM的输入端。作为本技术的一种实施方式，所述时钟信号发生电路包括第二可变增益放大器，所述第二可变增益放大器的输入端连接设定噪声信号，所述第二可变增益放大器的输出端连接所述差分积分调制器DSM的输出端。作为本技术的一种实施方式，加入的噪声信号为随机噪声信号。根据本技术的另一个方面，采用如下技术方案：一种无线通信芯片，包括上述的时钟信号发生电路。本技术的有益效果在于：本技术提出的无线通信芯片及时钟信号发生电路，可有效降低时钟信号的射频杂散，并且对系统功耗，复杂度增加不大。本技术能够方便的控制杂散能量大小，根据需要在时钟信号中加入适当的噪声，使得系统可以动态调节所加入噪声能量大小，在杂散能量大小和发送(接收)信号质量中进行折中考虑。附图说明图1为传统解决通信芯片杂散方式中在时钟电路源头进行频谱扩展的示意图。图2为经典无线收发器的模拟射频部分的组成示意图。图3为DSSS模式频谱模板示意图。图4为时钟信号波形示意图。图5为时钟信号频谱在射频信道附近示意图。图6为时钟锁相环电路的组成示意图。图7为本技术一实施例中在DSM输入端加入噪声的示意图。图8为本技术一实施例中在DSM输出端加入噪声的示意图。具体实施方式下面结合附图详细说明本技术的优选实施例。为了进一步理解本技术，下面结合实施例对本技术优选实施方案进行描述，但是应当理解，这些描述只是为进一步说明本技术的特征和优点，而不是对本技术权利要求的限制。该部分的描述只针对几个典型的实施例，本技术并不仅局限于实施例描述的范围。相同或相近的现有技术手段与实施例中的一些技术特征进行相互替换也在本技术描述和保护的范围内。说明书中的“连接”既包含直接连接，也包含间接连接。本技术揭示了一种时钟信号发生电路，图6为时钟锁相环电路的组成示意图；请参本文档来自技高网...

【技术保护点】
1.一种时钟信号发生电路，其特征在于，所述时钟信号发生电路包括：晶体振荡器、锁相环电路，所述晶体振荡器的输出端连接锁相环电路的输入端；/n所述锁相环电路包括差分积分调制器DSM、多模分频器MMDIV、鉴频鉴相器PFD、电荷泵CP、环路滤波器LF及压控振荡器VCO；/n所述鉴频鉴相器PFD、电荷泵CP、环路滤波器LF及压控振荡器VCO依次连接，所述多模分频器MMDIV的输入端连接压控振荡器VCO输出端，多模分频器MMDIV的输出端连接鉴频鉴相器PFD的输入端，多模分频器MMDIV的输入控制端连接差分积分调制器DSM的输出端；/n所述差分积分调制器DSM的输出端连接多模分频器MMDIV的输入控制端；在所述差分积分调制器DSM的输入端或输出端或所述差分积分调制器DSM内部加入噪声信号。/n

【技术特征摘要】
1.一种时钟信号发生电路，其特征在于，所述时钟信号发生电路包括：晶体振荡器、锁相环电路，所述晶体振荡器的输出端连接锁相环电路的输入端；
所述锁相环电路包括差分积分调制器DSM、多模分频器MMDIV、鉴频鉴相器PFD、电荷泵CP、环路滤波器LF及压控振荡器VCO；
所述鉴频鉴相器PFD、电荷泵CP、环路滤波器LF及压控振荡器VCO依次连接，所述多模分频器MMDIV的输入端连接压控振荡器VCO输出端，多模分频器MMDIV的输出端连接鉴频鉴相器PFD的输入端，多模分频器MMDIV的输入控制端连接差分积分调制器DSM的输出端；
所述差分积分调制器DSM的输出端连接多模分频器MMDIV的输入控制端；在所述差分积分调制器DSM的输入端...

【专利技术属性】
技术研发人员：刘钊，颜文，杨岭，张立，施子韬，韩洪征，宋永华，
申请(专利权)人：博流智能科技南京有限公司，
类型：新型
国别省市：江苏;32