形成半导体器件的方法以及系统技术方案

本公开描述了用于管理形成在半导体晶圆上的部件的平坦化的技术。所公开的技术通过调整在晶圆表面上的各个区域内形成的微凸块的图案密度来实现在晶圆表面上形成的微凸块结构的相对平坦化。可以增大或减小在给定晶圆表面区域内形成的微凸块的表面面积尺寸，以改变图案密度。可以将伪微凸块插入给定晶圆表面区域以增加图案密度。本发明专利技术的实施例还涉及形成半导体器件的方法以及系统。

【技术实现步骤摘要】
形成半导体器件的方法以及系统
本专利技术的实施例涉及形成半导体器件的方法以及系统。
技术介绍
在倒装芯片技术中，相对于形成在晶圆上的集成电路(“IC”)，金属焊盘形成在IC晶圆的上表面上。焊料凸块或铜凸块沉积在金属焊盘上。然后从晶圆上切割IC成IC管芯。切割的IC管芯被翻转并放置在载体衬底上，使得焊料凸块面向载体衬底上的连接件。然后，例如使用热超声接合或可选地回流焊工艺来重新熔化焊料凸块，使得IC牢固地耦合到载体衬底。在熔化的焊料凸块和连接件之间形成电连接。用电绝缘胶IC底部填充IC管芯和下面的载体衬底之间的小间隔。扇出晶圆级封装件(“WLP”)可以用于封装一个管芯、并排的多个管芯、或者以层叠封装(“POP”)垂直配置的多个管芯。以扇出WLP方式的POP配置是通过垂直连接多个管芯的互连部件(诸如通孔)实现的。在扇出WLP中，将测试合格的管芯放置在载体晶圆上。形成互连部件的层，其将管芯连接到相关联的I/O焊盘并且在各个互连的层本身之间。通过晶圆级工艺形成互连，其中使用的光刻胶和光刻工艺与前端晶圆制造工艺类似。因此，需要管理连续互连的层之间或之中的垂直对准。CoWoS是一种在硅中介层上并入并排的多个IC块或小芯片的晶圆级多芯片封装技术，以实现更好的互连密度和性能。小芯片通过微凸块接合在硅中介层上，形成晶圆上芯片(CoW)。然后，CoW随后被减薄，使得TSV贯通孔被暴露。在硅中介层的另一侧上形成Cu凸块。然后将硅中介层单片化以获取IC管芯。通过将IC管芯接合到封装件衬底上来完成CoWoS封装件。r>倒装芯片技术、扇出WLP技术或CoWoS技术、或者涉及用连接件将金属凸块/球耦合到载体衬底的类似技术，通常需要金属凸块/球的侧面上和在载体衬底的侧面上的非常平坦的安装表面。难以布置或维持金属凸块/球的侧面的平面化。金属凸块/球上的不平坦高度可能导致冷接头，即，与载体衬底上的连接件分离的金属凸块/球。
技术实现思路
本专利技术的实施例提供了一种形成半导体器件的方法，包括：接收形成在晶圆的表面上的多个部件的第一布局数据，表面包括在第一划分层级下的多个格栅区域；确定在第一划分层级下的多个格栅区域中的每个的初始图案密度值；通过调整多个格栅区域中的第一格栅区域的初始图案密度值来获取第一格栅区域的计划图案密度值，第一格栅区域的初始图案密度值基于第一划分层级下的多个格栅区域中的第二格栅区域的初始图案密度值；基于计划图案密度值来确定第一格栅区域的第二布局数据；以及至少部分地基于第一格栅区域的第二布局数据在晶圆的表面上形成多个部件。本专利技术的另一实施例提供了一种形成半导体器件的系统，包括：晶圆处理工具，配置为在晶圆表面上形成多个连接部件；数据库，配置为存储多个连接部件的设计数据；以及基于处理器的控制器，可操作的控制晶圆处理工具以在晶圆表面上形成多个连接部件，包括以下动作：在第一划分层级下将晶圆表面划分为第一多个格栅区域；确定第一多个格栅区域中的第一格栅区域的第一图案密度值；基于第一多个格栅区域中的第二格栅区域的第二图案密度值来调整第一格栅区域的第一图案密度值；基于调整后的第一格栅区域的第一图案密度值来确定第一格栅区域的布局数据；和至少部分地基于第一格栅区域的布局数据来控制晶圆处理工具，以在晶圆的表面上形成多个连接部件。本专利技术的又一实施例提供了一种形成半导体器件的方法，包括：接收形成在第一衬底的表面上的多个离散导电结构的第一布局数据，多个离散导电结构包括形成在表面上的第一格栅区域中的第一离散导电结构；确定第一格栅区域的图案密度值；确定第一离散导电结构的高度值；基于第一离散导电结构的高度值来调整第一格栅区域的图案密度值；基于调整后的图案密度值来确定第一格栅区域的布局；以及至少部分地基于第一格栅区域的布局在表面上形成多个离散导电结构。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1是示例性晶圆级封装件；图2A至图2C示出了将两个晶圆耦合在一起的示例场景；图3是示例性系统；图4是示例性控制器；图5是示例性控制器的操作过程；图6是示例性用于实施控制器的计算机系统；图7是示例性晶圆表面的分隔格栅；以及图8是示例性具有下采样路径和上采样路径的图案密度平滑操作。具体实施方式本公开描述了用于管理形成在半导体晶圆上部件的平坦化的技术。公开技术的专利技术人观察到在给定表面采样区域内形成的微凸块结构的密度(称为“图案密度”)与在给定表面区域内形成的微凸块的高度之间的相关性。图案密度是指在表面区域中形成的微凸块的总表面面积与表面采样区域的表面面积的比率。所公开的技术通过调整在晶圆表面上的各个区域内形成的微凸块的图案密度，来实现在晶圆表面上形成的微凸块结构的相对平坦化。图案密度可以通过各种方式进行调整。例如，可以扩大或减小在给定晶圆表面区域内形成的微凸块的表面面积尺寸，以改变图案密度。在另一个示例中，可以将伪微凸块插入给定晶圆表面区域中以增加图案密度。首先从晶圆表面上的微凸块的物理布局设计信息获取采样区域的图案密度信息。在特定采样中，将布局划分为一定尺寸的多个采样区域。获取每个采样区域的图案密度信息。在获取每个采样区域的图案密度信息之后，进行图案密度计划操作以调整或“计划”每个采样区域中的图案密度。计划包括局部校正操作和全局校正操作。局部校正操作包括局部卷积操作，以基于相邻采样区域的图案密度信息来平滑或“模糊”采样区域的图案密度信息。在一个实施例中，通过高斯滤波器和梯度感知校正内核来实施平滑操作。可以使用各种标准来选择相邻采样区域。在一个实施例中，使用3×3池标准，其中目标采样区域和八个围绕采样区域形成3×3池块(patch)。基于高斯平滑下八个围绕采样区域的图案密度来平滑目标采样区域的图案密度。池块也可以定义为4×4、5×5、6×6或者其他的池块尺寸。可以以不同的采样尺寸按照下采样路径执行局部卷积操作，下采样路径中采样区域的尺寸顺序增大。首先，通过包含在较大采样区域中的较小尺寸的采样区域的平滑/校正后的图案密度的平均池，来获取较大采样区域的图案密度。在获取每个较大采样区域的初始图案密度信息之后，进行局部卷积操作以平滑获取的初始图案密度。全局校正按照上采样路径，上采样路径中采样区域的尺寸顺序减小。通过上采样路径或者全局校正，将较大采样区域的平滑后的图案密度信息并入到校正较小采样区域的部件密度。对于局部校正或全局校正，使用下密度边界和上密度边界来限制图案密度的调整。当采样区域的期望图案密度校正超出下密度边界或上密度边界时，可以将伪微凸块部件添加到采样区域或其他采样区域，以影响采样区域或其他采样区域中的图案密度。在针对整个晶圆校正或计划了微凸块的图案密度之后，使用这种校正后的图案密度信息来更新晶圆上的微凸块的布局设计。基于更新的布局设计在晶圆上形成微凸本文档来自技高网...

【技术保护点】
1.一种形成半导体器件的方法，包括：/n接收形成在晶圆的表面上的多个部件的第一布局数据，所述表面包括在第一划分层级下的多个格栅区域；/n确定在所述第一划分层级下的所述多个格栅区域中的每个的初始图案密度值；/n通过调整所述多个格栅区域中的第一格栅区域的初始图案密度值来获取所述第一格栅区域的计划图案密度值，所述第一格栅区域的所述初始图案密度值基于所述第一划分层级下的所述多个格栅区域中的第二格栅区域的初始图案密度值；/n基于所述计划图案密度值来确定所述第一格栅区域的第二布局数据；以及/n至少部分地基于所述第一格栅区域的所述第二布局数据在所述晶圆的所述表面上形成所述多个部件。/n

【技术特征摘要】
20190715 US 62/874,454;20200302 US 16/806,1961.一种形成半导体器件的方法，包括：
接收形成在晶圆的表面上的多个部件的第一布局数据，所述表面包括在第一划分层级下的多个格栅区域；
确定在所述第一划分层级下的所述多个格栅区域中的每个的初始图案密度值；
通过调整所述多个格栅区域中的第一格栅区域的初始图案密度值来获取所述第一格栅区域的计划图案密度值，所述第一格栅区域的所述初始图案密度值基于所述第一划分层级下的所述多个格栅区域中的第二格栅区域的初始图案密度值；
基于所述计划图案密度值来确定所述第一格栅区域的第二布局数据；以及
至少部分地基于所述第一格栅区域的所述第二布局数据在所述晶圆的所述表面上形成所述多个部件。


2.根据权利要求1所述的方法，其中，基于所述第一布局数据来确定所述初始图案密度值。


3.根据权利要求2所述的方法，其中，基于关于所述第一格栅区域和与所述第一格栅区域相邻的外围区域的所述第一布局数据来确定所述初始图案密度值。


4.根据权利要求1所述的方法，其中，基于第二划分层级下的第三格栅区域的图案密度值来确定所述初始图案密度值，并且所述第三格栅区域与所述第一格栅区域重叠。


5.根据权利要求4所述的方法，其中，所述第三格栅区域包含所述第一格栅区域。


6.根据权利要求4所述的方法，其中，所述第三格栅区域包含在所述第一格栅区域中。


7.根据权利要求1所述的方法，其中，基于所述计划图案密度值来确...

【专利技术属性】
技术研发人员：凡卡塔·史瑞帕西·沙珊卡·普雷塔帕，陈俊宏，郑文豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71