一种数据输出驱动电路及非易失型闪存器制造技术

本发明专利技术公开了一种数据输出驱动电路及非易失型闪存器，通过优化前置驱动模块，使得数据翻转时PMOS驱动管和NMOS驱动管的栅极电压、开启程度不同步变化，而是实现一种非交叠时序，在打开PMOS驱动管时，NMOS驱动管的栅极电压已经接近0V，NMOS驱动管关闭；在打开NMOS驱动管时，PMOS驱动管栅极电压已经接近电源电压，PMOS驱动管关闭，避免了PMOS驱动管和NMOS驱动管两个驱动管同时开启而形成穿通电流，解决了PMOS驱动管和NMOS驱动管同时开启形成穿通电流从而引起驱动管总的峰值电流的增加和数据读出时的功耗增加的问题。

【技术实现步骤摘要】
一种数据输出驱动电路及非易失型闪存器
本专利技术涉及电路
，尤其涉及的是一种数据输出驱动电路及非易失型闪存器。
技术介绍
在现有的数据输出驱动电路中，输出数据从1到0或者从0到1翻转时，作为驱动管的NMOS管和PMOS管会有一段时间同时导通形成穿通电流，导致充电电流和放电电流同时存在，引起驱动管的总的峰值电流的增加和数据读出时的功耗增加，如图1所示。因此，现有的技术还有待于改进和发展。
技术实现思路
本专利技术的目的在于提供一种数据输出驱动电路及非易失型闪存器，旨在解决现有的数据输出驱动电路中NMOS管和PMOS管同时开启而形成穿通电流，引起驱动管总的峰值电流的增加和数据读出时的功耗增加的问题。本专利技术的技术方案如下：一种数据输出驱动电路，其中，包括：第一驱动管和第二驱动管；第一前置驱动模块PMOSpredriver，用于给第一驱动管提供栅极电压；第二前置驱动模块NMOSpredriver，用于给第二驱动管提供栅极电压；在输出数据翻转时，第一前置驱动模块PMOSpredriver控制第一驱动管的栅极电压、第二前置驱动模块NMOSpredriver控制第二驱动管的栅极不同步变化，在打开第一驱动管时第二驱动管关闭，在打开第二驱动管时第一驱动管关闭。所述的数据输出驱动电路，其中，所述第一驱动管采用pmos管；所述第二驱动管采用nmos管。所述的数据输出驱动电路，其中，所述第一前置驱动模块PMOSpredriver连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第一前置驱动模块PMOSpredriver连接数字模块送到IO的数据data_in，第一前置驱动模块PMOSpredriver与第一驱动管PM0的栅极连接，第一驱动管PM0的漏极连接电源电压VCC，第一驱动管PM0的源极连接数据输出端data_out；第二前置驱动模块NMOSpredriver连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第二前置驱动模块NMOSpredriver连接数字模块送到IO的数据data_in，第二前置驱动模块NMOSpredriver与第二驱动管NM0的栅极连接，第二驱动管NM0的漏极连接数据输出端data_out，第二驱动管NM0的源极接地。所述的数据输出驱动电路，其中，所述第一前置驱动模块PMOSpredriver包括第二nmos管NM1、第三nmos管NM2、第二pmos管PM1、第三pmos管PM2，第二前置驱动模块NMOSpredriver包括第四nmos管NM3、第五nmos管NM4、第四pmos管PM3、第五pmos管PM4；所述第二nmos管NM1和第三nmos管NM2的宽长比设置为第四nmos管NM3和第五nmos管NM4的宽长比的1/4到3/4，第四pmos管PM3和第五pmos管PM4的宽长比设置为第二pmos管PM1和第三pmos管PM2的宽长比的1/4到3/4。所述的数据输出驱动电路，其中，所述第二nmos管NM1和第三nmos管NM2的宽长比设置为第四nmos管NM3和第五nmos管NM4的宽长比的1/4，第四pmos管PM3和第五pmos管PM4的宽长比设置为第二pmos管PM1和第三pmos管PM2的宽长比的1/4。所述的数据输出驱动电路，其中，所述第三pmos管PM2的漏极连接电源电压，第三pmos管PM2的栅极连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第三pmos管PM2的源极与第二pmos管PM1的源极连接，第二pmos管PM1的漏极连接电源电压，第二pmos管PM1的栅极连接数字模块送到IO的数据data_in，第二pmos管PM1的源极与第一驱动管PM0的栅极连接，第二pmos管PM1的源极与第二nmos管NM1的漏极连接，第二nmos管NM1的栅极连接数字模块送到IO的数据data_in，第二nmos管NM1的源极与第三nmos管NM2的漏极连接，第三nmos管NM2的的源极接地，第三nmos管NM2的栅极连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en。所述的数据输出驱动电路，其中，所述第四pmos管PM3的漏极连接电源电压，第四pmos管PM3的栅极连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第四pmos管PM3的源极与第五pmos管PM4的漏极连接，第五pmos管PM4的栅极连接数字模块送到IO的数据data_in，第五pmos管PM4的源极与第二驱动管NM0的栅极连接，第五pmos管PM4的源极与第五nmos管NM4的漏极连接，第五nmos管NM4源极接地，第五nmos管NM4的栅极连接数字模块送到IO的数据data_in，第五pmos管PM4的源极与第四nmos管NM3的漏极连接，第四nmos管NM3的源极接地，第四nmos管NM3的栅极连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en。所述的数据输出驱动电路，其中，所述数据输出驱动电路还包括用于使第一驱动管PM0和第二驱动管NM0的输入信号相反的反相模块，所述反相模块与第一前置驱动模块PMOSpredriver连接。所述的数据输出驱动电路，其中，所述反相模块包括第六pmos管PM5和第六nmos管NM5，所述第六pmos管PM5的栅极和第六nmos管NM5栅极连接在一起后连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第六pmos管PM5的漏极连接电源电压，第六pmos管PM5的源极与第六nmos管NM5的漏极连接在一起后与第一前置驱动模块PMOSpredriver连接，第六nmos管NM5的源极接地。一种非易失型闪存器，其中，包括如上述任一所述的数据输出驱动电路。本专利技术的有益效果：本专利技术通过提供一种数据输出驱动电路及非易失型闪存器，通过优化前置驱动模块，使得数据翻转时PMOS驱动管和NMOS驱动管的栅极电压不同步变化，而是实现一种非交叠时序，在打开PMOS驱动管时，NMOS驱动管的栅极电压已经接近0V，NMOS驱动管关闭；在打开NMOS驱动管时，PMOS驱动管栅极电压已经接近电源电压，PMOS驱动管关闭，避免了PMOS驱动管和NMOS驱动管两个驱动管同时开启而形成穿通电流，解决了PMOS驱动管和NMOS驱动管同时开启形成穿通电流从而引起驱动管总的峰值电流的增加和数据读出时的功耗增加的问题。附图说明图1是现有技术中数据输出驱动电路的仿真波形图。图2是本专利技术中数据输出驱动电路的示意图。图3是本专利技术中数据输出驱动电路的仿真波形图。具体实施方式下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的本文档来自技高网...

【技术保护点】
1.一种数据输出驱动电路，其特征在于，包括：/n第一驱动管和第二驱动管；/n第一前置驱动模块PMOS predriver，用于给第一驱动管提供栅极电压；/n第二前置驱动模块NMOS predriver，用于给第二驱动管提供栅极电压；/n在输出数据翻转时，第一前置驱动模块PMOS predriver控制第一驱动管的栅极电压、第二前置驱动模块NMOS predriver控制第二驱动管的栅极电压不同步变化，在打开第一驱动管时第二驱动管关闭，在打开第二驱动管时第一驱动管关闭。/n

【技术特征摘要】
1.一种数据输出驱动电路，其特征在于，包括：
第一驱动管和第二驱动管；
第一前置驱动模块PMOSpredriver，用于给第一驱动管提供栅极电压；
第二前置驱动模块NMOSpredriver，用于给第二驱动管提供栅极电压；
在输出数据翻转时，第一前置驱动模块PMOSpredriver控制第一驱动管的栅极电压、第二前置驱动模块NMOSpredriver控制第二驱动管的栅极电压不同步变化，在打开第一驱动管时第二驱动管关闭，在打开第二驱动管时第一驱动管关闭。


2.根据权利要求1所述的数据输出驱动电路，其特征在于，所述第一驱动管采用pmos管；所述第二驱动管采用nmos管。


3.根据权利要求2所述的数据输出驱动电路，其特征在于，所述第一前置驱动模块PMOSpredriver连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第一前置驱动模块PMOSpredriver连接数字模块送到IO的数据data_in，第一前置驱动模块PMOSpredriver与第一驱动管PM0的栅极连接，第一驱动管PM0的漏极连接电源电压VCC，第一驱动管PM0的源极连接数据输出端data_out；第二前置驱动模块NMOSpredriver连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第二前置驱动模块NMOSpredriver连接数字模块送到IO的数据data_in，第二前置驱动模块NMOSpredriver与第二驱动管NM0的栅极连接，第二驱动管NM0的漏极连接数据输出端data_out，第二驱动管NM0的源极接地。


4.根据权利要求1所述的数据输出驱动电路，其特征在于，所述第一前置驱动模块PMOSpredriver包括第二nmos管NM1、第三nmos管NM2、第二pmos管PM1、第三pmos管PM2，第二前置驱动模块NMOSpredriver包括第四nmos管NM3、第五nmos管NM4、第四pmos管PM3、第五pmos管PM4；所述第二nmos管NM1和第三nmos管NM2的宽长比设置为第四nmos管NM3和第五nmos管NM4的宽长比的1/4到3/4，第四pmos管PM3和第五pmos管PM4的宽长比设置为第二pmos管PM1和第三pmos管PM2的宽长比的1/4到3/4。


5.根据权利要求4所述的数据输出驱动电路，其特征在于，所述第二nmos管NM1和第三nmos管NM2的宽长比设置为第四nmos管NM3和第五nmos管NM4的宽长比的1/4，第四pmos管PM3和第五pmos管PM4的宽长比设置为第二pmos管PM1和第三pmos管PM2的宽长比的1/4。<...

【专利技术属性】
技术研发人员：徐明揆，王小光，唐维强，刘梦，吴彤彤，
申请(专利权)人：深圳市芯天下技术有限公司，
类型：发明
国别省市：广东;44