一种同或存算单元及存算阵列装置制造方法及图纸

本发明专利技术提供的一种同或存算单元，所述同或存算单元包括：内部存储单元和同或运算电路；所述内部存储单元的位线输入端与位线连接，所述内部存储单元的反位线输入端与反位线连接，所述内部存储单元的字线输入端与字线连接，所述内部存储单元的权值端与同或运算电路控制端连接；所述同或运算电路的第一输入端输入输入信号，所述同或运算电路的第二输入端输入输入信号的相反数，所述同或运算电路的输出端输出输入信号和权值进行同或运算后的信号。本发明专利技术设置的8管的存算单元能够实现同或运算，同时只需对输入信号进行两线编码获得输入信号和输入信号的相反数即可实现运算，降低了时序控制的难度，本发明专利技术提供一种具有同或运算功能且时序控制难度小的存算单元。

【技术实现步骤摘要】
一种同或存算单元及存算阵列装置
本专利技术涉及存内计算
，特别是涉及一种同或存算单元及存算阵列装置。
技术介绍
卷积神经网络（DeepConvolutionalNeuralNetwork，CNNs）在大规模识别任务中的精度得到了前所未有的提高。然而，算法复杂度和内存访问限制了CNN硬件的能量效率和加速速度。为了解决这个问题，在最近的算法中，权重和神经元激活被二进制化为+1或者−1，使得权重和输入激活之间的乘法成为同或运算。这样二值化的编码方式使算法更加的适合用硬件电路来实现。通常的8管结构sram仅实现了输入与输出的解耦合，并不能实现运算功能，需要额外的MAC电路，这样就增加了额外的面积。而12管的存算单元所需面积大，并且需要四条线进行输入信号的编码，这就增加了输入信号编码模块的复杂程度，同时也给输入信号的时序控制提升了难度。如何提供一种具有同或运算功能且时序控制难度小的存算单元成为一个亟待解决的技术问题。
技术实现思路
本专利技术的目的是提供一种同或存算单元及存算阵列装置，以提供一种具有同或运算功能且时序控制难度小的存算单元。为实现上述目的，本专利技术提供了如下方案：一种同或存算单元，所述同或存算单元包括：内部存储单元和同或运算电路；所述内部存储单元的位线输入端与位线连接，所述内部存储单元的反位线输入端与反位线连接，所述内部存储单元的字线输入端与字线连接，所述内部存储单元的权值端与同或运算电路控制端连接；所述同或运算电路的第一输入端输入输入信号，所述同或运算电路的第二输入端输入输入信号的相反数，所述同或运算电路的输出端输出输入信号和权值进行同或运算后的信号。可选的，所述同或运算电路包括开关管T1和开关管T2；所述开关管T1和所述开关管T2的栅极均作为所述同或运算电路的控制端与所述内部存储单元的权值端连接；所述开关管T1的源极作为所述同或运算电路的第二输入端输入输入信号的相反数，所述开关管T1的漏极和所述开关管T2的源极共点连接，所述开关管T1的漏极和所述开关管T2的源极的连接点为所述同或运算电路的输出端；所述开关管T2的漏极作为所述同或运算电路的第一输入端输入输入信号。可选的，开关管T1为PMOS管，开关管T2为NMOS管。可选的，所述内部存储单元包括：开关管T3、开关管T4、开关管T5、开关管T6、开关管T7和开关管T8；开关管T3的源极作为所述内部存储单元的位线输入端，与位线连接，开关管T3的漏极和开关管T5的漏极连接；开关管T4的源极作为所述内部存储单元的反位线输入端，与反位线连接，开关管T4的漏极和开关管T7的漏极连接；开关管T3与开关管T4的栅极作为所述内部存储单元的字线输入端，与字线连接；开关管T5的源极和开关管T7的源极均与电源VDD连接；开关管T5的漏极与开关管T6的漏极共点连接，开关管T5的漏极与开关管T6的漏极的连接点作为所述内部存储单元的权值端；开关管T7的漏极和开关管T8的漏极共点连接，开关管T7的漏极和开关管T8的漏极的连接点作为所述内部存储单元的反权值端；开关管T6的源极和开关管T8的源极均接地；开关管T5的栅极和开关管T6的栅极均与所述反权值端连接，开关管T7的栅极和开关管T8的栅极均与所述权值端连接。可选的，开关管T3、开关管T4、开关管T6和开关管T8为NMOS管，开关管T5和开关管T7为PMOS管。一种存算阵列装置，所述存算阵列装置包括存算阵列、位线控制模块、字线控制模块、输入编码模块和ADC模块；所述存算阵列包括n×m个成阵列排列的同或存算单元，每个所述同或存算单元均包括内部存储单元和同或运算电路；m列所述内部存储单元的位线输入端分别与m个位线连接，m列所述内部存储单元的反位线输入端分别与m个反位线连接；n行所述内部存储单元的字线输入端分别与n个字线连接；所述位线控制模块分别与m个位线和m个反位线连接，所述字线控制模块分别与n个字线连接；所述输入编码模块的n个信号输出端分别与n行所述内部存储单元的第一输入端连接，所述输入编码模块的n个反信号输出端分别与n行内部存储单元的第二输入端连接；m列所述同或运算电路的输出端分别与m个ADC模块连接。可选的，所述存算阵列和所述ADC模块之间还设置有使能开关管。可选的，所述同或运算电路包括开关管T1和开关管T2；所述开关管T1和所述开关管T2的栅极均作为所述同或运算电路的控制端与所述内部存储单元的权值端连接；所述开关管T1的源极作为所述同或运算电路的第二输入端输入输入信号的相反数，所述开关管T1的漏极和所述开关管T2的源极共点连接，所述开关管T1的漏极和所述开关管T2的源极的连接点为所述同或运算电路的输出端；所述开关管T2的漏极作为所述同或运算电路的第一输入端输入输入信号。可选的，所述内部存储单元包括：开关管T3、开关管T4、开关管T5、开关管T6、开关管T7和开关管T8；开关管T3的源极作为所述内部存储单元的位线输入端，与位线连接，开关管T3的漏极和开关管T5的漏极连接；开关管T4的源极作为所述内部存储单元的反位线输入端，与反位线连接，开关管T4的漏极和开关管T7的漏极连接；开关管T3与开关管T4的栅极作为所述内部存储单元的字线输入端，与字线连接；开关管T5的源极和开关管T7的源极均与电源VDD连接；开关管T5的漏极与开关管T6的漏极共点连接，开关管T5的漏极与开关管T6的漏极的连接点作为所述内部存储单元的权值端；开关管T7的漏极和开关管T8的漏极共点连接，开关管T7的漏极和开关管T8的漏极的连接点作为所述内部存储单元的反权值端；开关管T6的源极和开关管T8的源极均接地；开关管T5的栅极和开关管T6的栅极均与所述反权值端连接，开关管T7的栅极和开关管T8的栅极均与所述权值端连接。可选的，开关管T2，开关管T3、开关管T4、开关管T6和开关管T8为NMOS管，开关管T1、开关管T5和开关管T7为PMOS管。根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：本专利技术提供一种同或存算单元，所述同或存算单元包括：内部存储单元和同或运算电路；所述内部存储单元的位线输入端与位线连接，所述内部存储单元的反位线输入端与反位线连接，所述内部存储单元的字线输入端与字线连接，所述内部存储单元的权值端与同或运算电路控制端连接；所述同或运算电路的第一输入端输入输入信号，所述同或运算电路的第二输入端输入输入信号的相反数，所述同或运算电路的输出端输出输入信号和权值进行同或运算后的信号。本专利技术设置的8管的存算单元能够实现同或运算，同时只需对输入信号进行两线编码获得输入信号和输入信号的相反数即可实现运算，降低了时序控制的难度，本专利技术提供一种具有同或运算功能且时序控制难度小的存算单元。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下本文档来自技高网...

【技术保护点】
1.一种同或存算单元，其特征在于，所述同或存算单元包括：/n内部存储单元和同或运算电路；/n所述内部存储单元的位线输入端与位线连接，所述内部存储单元的反位线输入端与反位线连接，所述内部存储单元的字线输入端与字线连接，所述内部存储单元的权值端与同或运算电路控制端连接；/n所述同或运算电路的第一输入端输入输入信号，所述同或运算电路的第二输入端输入输入信号的相反数，所述同或运算电路的输出端输出输入信号和权值进行同或运算后的信号。/n

【技术特征摘要】
1.一种同或存算单元，其特征在于，所述同或存算单元包括：
内部存储单元和同或运算电路；
所述内部存储单元的位线输入端与位线连接，所述内部存储单元的反位线输入端与反位线连接，所述内部存储单元的字线输入端与字线连接，所述内部存储单元的权值端与同或运算电路控制端连接；
所述同或运算电路的第一输入端输入输入信号，所述同或运算电路的第二输入端输入输入信号的相反数，所述同或运算电路的输出端输出输入信号和权值进行同或运算后的信号。


2.根据权利要求1所述的同或存算单元，其特征在于，所述同或运算电路包括开关管T1和开关管T2；
所述开关管T1和所述开关管T2的栅极均作为所述同或运算电路的控制端与所述内部存储单元的权值端连接；
所述开关管T1的源极作为所述同或运算电路的第二输入端输入输入信号的相反数，所述开关管T1的漏极和所述开关管T2的源极共点连接，所述开关管T1的漏极和所述开关管T2的源极的连接点为所述同或运算电路的输出端；
所述开关管T2的漏极作为所述同或运算电路的第一输入端输入输入信号。


3.根据权利要求2所述的同或存算单元，其特征在于，开关管T1为PMOS管，开关管T2为NMOS管。


4.根据权利要求1所述的同或存算单元，其特征在于，所述内部存储单元包括：开关管T3、开关管T4、开关管T5、开关管T6、开关管T7和开关管T8；
开关管T3的源极作为所述内部存储单元的位线输入端，与位线连接，开关管T3的漏极和开关管T5的漏极连接；
开关管T4的源极作为所述内部存储单元的反位线输入端，与反位线连接，开关管T4的漏极和开关管T7的漏极连接；
开关管T3与开关管T4的栅极作为所述内部存储单元的字线输入端，与字线连接；
开关管T5的源极和开关管T7的源极均与电源VDD连接；开关管T5的漏极与开关管T6的漏极共点连接，开关管T5的漏极与开关管T6的漏极的连接点作为所述内部存储单元的权值端；
开关管T7的漏极和开关管T8的漏极共点连接，开关管T7的漏极和开关管T8的漏极的连接点作为所述内部存储单元的反权值端；
开关管T6的源极和开关管T8的源极均接地；
开关管T5的栅极和开关管T6的栅极均与所述反权值端连接，开关管T7的栅极和开关管T8的栅极均与所述权值端连接。


5.根据权利要求4所述的同或存算单元，其特征在于，开关管T3、开关管T4、开关管T6和开关管T8为NMOS管，开关管T5和开关管T7为PMOS管。


6.一种存算阵列装置，其特征在于，所述存算阵列装置包括存算阵列、位线控制模块、字线控制模块、输入编码模块和ADC模块；
所述存算...

【专利技术属性】
技术研发人员：乔树山，李润成，尚德龙，周玉梅，
申请(专利权)人：中科院微电子研究所南京智能技术研究院，
类型：发明
国别省市：江苏;32