【技术实现步骤摘要】
【国外来华专利技术】具有嵌入式逻辑的电平转换锁存器的方法、装置和系统优先权要求本专利申请要求于2018年5月24日提交的题为“具有嵌入式逻辑的电平转换锁存器的方法、装置和系统”的申请号为15/987,936的优先权，该申请转让给本案的受让人并且在此通过引用明确并入本文。
本公开的各个方面一般涉及锁存器电路，更具体地涉及一种具有嵌入式逻辑的电平转换置位-复位(S-R)锁存器。
技术介绍
在设计集成电路(诸如处理器)时，实现时序收敛是个具有挑战性的问题，并且牵涉到电路功率、性能、面积和其他考虑因素之间的诸多权衡。作为这种集成电路的一部分，锁存器电路可以用于捕获并保存数据。保证控制锁存器电路的时钟信号和锁存器所捕获的数据信号相对于彼此具有适当的时序，使得正确捕获并保留数据可能会特别具有挑战性，其中由于设计了生成那些信号的周围电路，所以那些信号中的一些信号相对于彼此会自然偏移。进一步地，这样的集成电路可以被设计具有多个电压域，并且电压电平转换电路可以用来实现信号在那些电压域之间移动。在馈入锁存器电路的信号中的一些信号的电压与馈入...
【技术保护点】
1.一种装置，包括：/n锁存元件，具有数据输入、第一反馈输入、第二反馈输入、以及输出；/n上拉输入块，耦合到所述锁存元件的所述数据输入并且具有至少第一上拉输入；/n下拉输入块，耦合到所述锁存元件的所述数据输入并且具有至少第一下拉输入；/n反馈下拉块，耦合到反馈下拉控制设备，所述反馈下拉块响应于所述第一上拉输入并且实现与所述上拉输入块相反的逻辑功能；以及/n反馈上拉块，耦合到反馈上拉控制设备，所述反馈上拉块响应于所述第一下拉输入并且实现与所述下拉输入块相反的逻辑功能；/n其中所述上拉输入块和所述下拉输入块被配置为不被同时启用。/n
【技术特征摘要】
【国外来华专利技术】20180524 US 15/987,9361.一种装置，包括：
锁存元件，具有数据输入、第一反馈输入、第二反馈输入、以及输出；
上拉输入块，耦合到所述锁存元件的所述数据输入并且具有至少第一上拉输入；
下拉输入块，耦合到所述锁存元件的所述数据输入并且具有至少第一下拉输入；
反馈下拉块，耦合到反馈下拉控制设备，所述反馈下拉块响应于所述第一上拉输入并且实现与所述上拉输入块相反的逻辑功能；以及
反馈上拉块，耦合到反馈上拉控制设备，所述反馈上拉块响应于所述第一下拉输入并且实现与所述下拉输入块相反的逻辑功能；
其中所述上拉输入块和所述下拉输入块被配置为不被同时启用。
2.根据权利要求1所述的设备，其中所述第一上拉输入和所述第一下拉输入逻辑互补。
3.根据权利要求1所述的装置，其中所述第一上拉输入和所述第一下拉输入的相对时序被配置为确保所述上拉输入块和所述下拉输入块不被同时启用。
4.根据权利要求1所述的装置，其中所述第一上拉输入源于第一电压域，并且所述第一下拉输入源于第二电压域。
5.根据权利要求4所述的装置，其中所述反馈上拉块被配置为响应于来自所述第一电压域的控制信号，与所述数据输入解耦。
6.根据权利要求1所述的装置，其中
所述上拉输入块还具有第二上拉输入，并且所述反馈下拉块还响应于所述第二上拉输入；以及
所述下拉输入块还具有第二下拉输入，并且所述反馈上拉块还响应于所述第二下拉输入。
7.根据权利要求6所述的装置，其中所述装置包括置位-复位锁存器，并且其中
所述上拉输入块的所述第一上拉输入为非_复位输入，所述下拉输入块的所述第一下拉输入为置位输入；
所述第二上拉输入和所述第二下拉输入耦合在一起作为选择输入。
8.根据权利要求6所述的装置，其中所述装置包括时钟沿同步器，并且其中
所述上拉输入块的所述第一上拉输入为非_准备_下降输入；
所述上拉输入块的所述第二上拉输入为时钟_2输入；
所述下拉输入块的所述第一下拉输入为准备_上升输入；
所述下拉输入块的所述第二下拉输入为时钟_1输入。
9.根据权利要求1所述的装置，被集成到计算设备中...
【专利技术属性】
技术研发人员：S·莱尔斯，J·巴克纳，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US
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