具有经由感应耦合而分配的时钟信号的超导集成电路制造技术

提供了具有经由感应耦合而分配的时钟信号的超导集成电路以及相关方法。一种方法包括提供D触发器，该D触发器具有被耦合以从时钟线接收时钟脉冲的时钟端子、数据输入端子和数据输出端子。D触发器还可以包括耦合在第一端子与第二端子之间的第一约瑟夫森结(JJ)。D触发器还可以包括耦合在第三端子与第四端子之间的超导量子干扰器件(SQUID)，其中形成在第一JJ与SQUID之间的感应回路被配置为：在输入数据信号的状态为高时，响应于接收到第一时钟脉冲而存储磁通量子，并且被配置为：在输入数据信号的状态为低时，响应于接收到第二时钟脉冲而湮灭所存储的磁通量子。

【技术实现步骤摘要】
【国外来华专利技术】具有经由感应耦合而分配的时钟信号的超导集成电路
技术介绍
在诸如数字处理器等电子设备中，使用的基于半导体的集成电路包括基于互补金属氧化物半导体(CMOS)技术的数字电路。但是，CMOS技术在器件尺寸方面已经达到极限。另外，基于CMOS技术的数字电路在高时钟速度下的功耗已经日益成为高性能数字电路和系统中的限制因素。例如，数据中心中的服务器消耗越来越多的功率。功耗是在CMOS电路不活动时由于能量耗散而造成的功率损耗的一部分。这是因为，即使这样的电路是不活动的并且不消耗任何动态功率，但是由于需要保持CMOS晶体管的状态，这样的电路仍然消耗功率。另外，由于CMOS电路是使用DC电压供电的，因此即使在CMOS电路不活动时也会存在一定量的电流泄漏。因此，即使当这样的电路不处理信息时，不仅由于需要保持CMOS晶体管的状态而且由于电流泄漏而浪费了一定量的功率。基于CMOS技术的使用处理器及相关组件的替代方法是使用基于超导逻辑的器件。
技术实现思路
在一个示例中，本公开涉及一种集成电路，该集成电路包括至少一个D触发器，该至少一个D触发器被配置为接收时钟信号，接收输入数据信号，并且提供输出数据信号。该集成电路还可以包括：被耦合以向至少一个D触发器提供时钟信号的时钟线。该集成电路还可以包括返回时钟线，其中时钟线和返回时钟线跨堆叠驱动器两端而被连接，以提供用于驱动时钟信号的电流。该集成电路还可以包括D触发器。D触发器可以包括：被耦合用于经由时钟线接收时钟信号的时钟端子；被耦合用于从数据线接收输入数据信号的数据输入端子；以及被耦合以提供输出数据信号的数据输出端子。D触发器还可以包括：耦合在数据输入端子与第一端子之间的第一电感器、耦合在第一端子与第二端子之间的第一约瑟夫森结(JJ)。D触发器还可以包括：耦合在第一端子与第三端子之间的第二电感器、以及耦合在第三端子与第四端子之间的超导量子干扰器件(SQUID)，其中形成在第一JJ与SQUID之间的感应回路被配置为：在输入数据信号的状态为高时，响应于经由时钟线接收到第一时钟脉冲而存储磁通量子，并且其中感应回路被配置为：在输入数据信号的状态为低时，响应于经由时钟线接收到第二时钟脉冲而湮灭所存储的磁通量子。在另一方面，本公开涉及提供一种时钟分配网络，时钟分配网络包括被耦合以提供包括时钟脉冲的时钟信号的时钟线。该方法还可以包括提供至少一个D触发器，该至少一个DD触发器具有：被耦合用于经由时钟线接收时钟信号的时钟端子、被耦合用于接收输入数据信号的数据输入端子、以及被耦合以提供输出数据信号的数据输出端子。D触发器还可以包括耦合在数据输入端子与第一端子之间的第一电感器、耦合在第一端子与第二端子之间的第一约瑟夫森结(JJ)。D触发器还可以包括耦合在第一端子与第三端子之间的第二电感器、以及耦合在第三端子与第四端子之间的超导量子干扰器件(SQUID)，其中形成在第一JJ与SQUID之间的感应回路被配置为：在输入数据信号的状态为高时，响应于经由时钟线接收到第一时钟脉冲而存储磁通量子，并且其中感应回路被配置为：在输入数据信号的状态为低时，响应于经由时钟线接收到第二时钟脉冲而湮灭所存储的磁通量子。在另一方面，本公开涉及一种集成电路，该集成电路包括用于承载数据信号的多个数据线。该集成电路还可以包括用于承载时钟信号的多个时钟线，其中多个时钟线中的每个被配置为感应线，使得多个时钟线中的每个不包括用于驱动任何时钟信号的任何约瑟夫森传输线(JTL)组件。该集成电路还可以包括至少一个D触发器。D触发器还可以包括：被耦合用于经由时钟线接收时钟信号的时钟端子；被耦合以接收输入数据信号的数据输入端子；以及被耦合以提供输出数据信号的数据输出端子。D触发器还可以包括：耦合在数据输入端子与第一端子之间的第一电感器、耦合在第一端子与第二端子之间的第一约瑟夫森结(JJ)。D触发器还可以包括：耦合在第一端子与第三端子之间的第二电感器、以及耦合在第三端子与第四端子之间的超导量子干扰器件(SQUID)，其中形成在第一JJ与SQUID之间感应回路被配置为：在输入数据信号的状态为高时，响应于经由时钟线接收到第一时钟脉冲而存储磁通量子，并且其中感应回路被配置为：在输入数据信号的状态为低时，响应于经由时钟线接收到第二时钟脉冲而湮灭所存储的磁通量子。提供本“
技术实现思路
”以便以简化的形式介绍一些概念，这些概念将在下面的“具体实施方式”中进一步描述。本“
技术实现思路
”既不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用于限制所要求保护的主题的范围。附图说明本公开通过示例的方式示出并且不受附图的限制，在附图中，相似的附图标记指示相似的元素。附图中的元素被示出以为了简单且清楚，而不一定按比例绘制。图1A示出了相位模式逻辑波形，图1B示出了根据一个示例的用于D触发器的操作环境；图2示出了根据一个示例的与图1B的D触发器相对应的波形；图3示出了根据一个示例的超导电路的图，该超导电路包括具有堆叠驱动器的图1B的D触发器；以及图4示出了根据一个示例的超导电路的图，该超导电路包括具有堆叠驱动器的图1B的D触发器。具体实施方式本公开中描述的示例涉及具有经由感应耦合而分配的时钟信号的超导集成电路。某些示例还涉及包括诸如D触发器等超导器件的超导电路。某些示例包括不使用约瑟夫森传输线(JTL)的传输线(例如，感应线)。感应耦合的使用可以有利地允许在超导集成电路中，结合各种更有效的时钟分配方案。例如，在时钟等待时间可能不是很重要的情况下，可以使用连接到焊盘的单个感应线来提供时钟信号。甚至可以使用位于超导集成电路之外的时钟驱动器来驱动时钟信号，这又可以允许未被时钟驱动器使用的芯片区域用于其他目的。例如，位于相同尺寸的集成电路芯片上的逻辑电路的数目甚至可以更高。时钟信号可以使用各种方式被驱动，只要它们允许将电流驱动到感应时钟线上。例如，可以使用交流(AC)偏置驱动器和直流(DC)偏置驱动器。作为另一示例，可以使用片外时钟驱动器来驱动威尔金森分离器(Wilkinsonsplitter)提供时钟信号。另外，因为用于分配时钟信号的感应线可以是差分的，所以这可以有利地允许驱动器被堆叠。堆叠驱动器(stackeddriver)可以是AC偏置的或DC偏置的。堆叠驱动器的使用可以在对用于传输时钟信号的导体进行布线而所需要的芯片布局方面实现节省。这些超导器件也可以使用基于相位模式逻辑(PML)的器件。在基于PML的器件中，逻辑“1”可以被编码为相位高，而逻辑“0”可以被编码为相位低。高相位与低相位之间的过渡可以通过如下所述的单通量量子(SFQ)脉冲进行事件触发。这样的基于PML的器件可以包括PML电路，该PML电路可以充当低功率超导体逻辑电路。与CMOS晶体管不同，PML电路是使用基于约瑟夫森结的器件的超导体电路。示例性约瑟夫森结可以包括经由阻碍电流的区域耦合的两个超导体。阻碍电流的区域可以是超导体本身、金属区域或薄绝缘层的物理缩小。例如，超导体-绝缘体-超导体(SIS)类型的约瑟夫森结可以被实现为PML电路的一部分。本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：/n至少一个D触发器，被配置为接收时钟信号，接收输入数据信号，并且提供输出数据信号；/n时钟线，被耦合以向所述至少一个D触发器提供所述时钟信号；以及/n返回时钟线，其中所述时钟线和所述返回时钟线跨堆叠驱动器而被连接，以提供用于驱动所述时钟信号的电流，并且其中所述至少一个D触发器还包括：/n时钟端子，被耦合用于经由所述时钟线接收所述时钟信号，/n数据输入端子，被耦合用于接收所述输入数据信号，/n数据输出端子，被耦合以提供所述输出数据信号，/n第一电感器，被耦合在所述数据输入端子与第一端子之间，第一约瑟夫森结(JJ)，被耦合在所述第一端子与第二端子之间，以及/n第二电感器，被耦合在所述第一端子与第三端子之间，以及/n超导量子干扰器件(SQUID)，被耦合在所述第三端子与第四端子之间，其中形成在所述第一JJ与所述SQUID之间的感应回路被配置为：在所述输入数据信号的状态为高时，响应于经由所述时钟线接收到第一时钟脉冲而存储磁通量子，并且其中所述感应回路被配置为：在所述输入数据信号的状态为低时，响应于经由所述时钟线接收到第二时钟脉冲而湮灭所存储的磁通量子。/n

【技术特征摘要】
【国外来华专利技术】20180326 US 15/935,9031.一种集成电路，包括：
至少一个D触发器，被配置为接收时钟信号，接收输入数据信号，并且提供输出数据信号；
时钟线，被耦合以向所述至少一个D触发器提供所述时钟信号；以及
返回时钟线，其中所述时钟线和所述返回时钟线跨堆叠驱动器而被连接，以提供用于驱动所述时钟信号的电流，并且其中所述至少一个D触发器还包括：
时钟端子，被耦合用于经由所述时钟线接收所述时钟信号，
数据输入端子，被耦合用于接收所述输入数据信号，
数据输出端子，被耦合以提供所述输出数据信号，
第一电感器，被耦合在所述数据输入端子与第一端子之间，第一约瑟夫森结(JJ)，被耦合在所述第一端子与第二端子之间，以及
第二电感器，被耦合在所述第一端子与第三端子之间，以及
超导量子干扰器件(SQUID)，被耦合在所述第三端子与第四端子之间，其中形成在所述第一JJ与所述SQUID之间的感应回路被配置为：在所述输入数据信号的状态为高时，响应于经由所述时钟线接收到第一时钟脉冲而存储磁通量子，并且其中所述感应回路被配置为：在所述输入数据信号的状态为低时，响应于经由所述时钟线接收到第二时钟脉冲而湮灭所存储的磁通量子。


2.根据权利要求1所述的集成电路，其中所述时钟线被耦合以从片外时钟驱动器或由片外驱动器驱动的威尔金森分离器中的至少一者接收所述时钟信号。


3.根据权利要求1所述的集成电路，其中所述SQUID包括：耦合在所述第三端子与所述第四端子之间的第二约瑟夫森结(JJ)，和耦合在所述第三端子与所述第四端子之间的第三约瑟夫森结(JJ)。


4.根据权利要求1所述的集成电路，其中所述时钟线是感应线。


5.根据权利要求1所述的集成电路，还包括用于分配所述时钟信号的时钟分配网络，并且其中所述时钟线是被配置为创建所述分配网络的传输线中的一个或多个传输线。


6.根据权利要求1所述的集成电路，其中所述时钟线...

【专利技术属性】
技术研发人员：H·Y·洛，
申请(专利权)人：微软技术许可有限责任公司，
类型：发明
国别省市：美国;US