电路布置及其形成方法技术

提供了一种电路布置，其具有配置成接收输入信号的第一电路和配置成提供输出信号的第二电路，其中第一电路包括：第一上拉网络，其具有彼此电耦合的第一导电类型的第一晶体管和第二导电类型的第二晶体管；以及第一下拉网络，其具有彼此电耦合的第一导电类型的第一晶体管和第二导电类型的第二晶体管，其中第二电路包括：第二上拉网络，其具有第一导电类型的第一晶体管；以及第二下拉网络，其具有第二导电类型的第二晶体管，其中第一上拉网络和第二下拉网络彼此电耦合，并且其中第一下拉网络和第二上拉网络彼此电耦合。

【技术实现步骤摘要】
【国外来华专利技术】电路布置及其形成方法相关申请的交叉引用本申请要求2018年3月19日提交的新加坡专利申请No.10201802217V的优先权的权益，出于所有目的，其全部内容以引用方式并入本文中。
各个实施例涉及电路布和用于形成电路布置的方法。
技术介绍
在地面外卫星空间(S&S)应用中，集成电路(IC)的鲁棒性是最重要的设计考虑因素之一。这是因为在用于S&S应用的电子系统中具体实施的IC受到各种可能的辐射影响，这可以危害IC的功能，最坏的情况是会对IC造成永久性且无法修复的损坏。可能的辐射效应包括单事件效应(SEE)，其中当激发粒子击中IC时会引起错误。SEE中的一个是单事件瞬态(SET)，其中在晶体管节点处的单事件(例如，激发粒子)击中产生电荷，该电荷在晶体管节点上产生瞬态脉冲。瞬态脉冲可能对IC有害。例如，在数字电路中，瞬态脉冲可以通过在顺序逻辑中翻转逻辑状态而导致单事件翻转(SEU)，从而引起错误。当使用先进的纳米级制造工艺(例如，特征部尺寸＜90nm)和/或在严重的辐射环境下，预计IC中SEE的发生率很高。因此，非常需本文档来自技高网...

【技术保护点】
1.一种电路布置，包括：/n第一电路，被配置成接收提供给所述电路布置的一个或多个输入信号；以及/n第二电路，被配置成提供所述电路布置的一个或多个输出信号，/n其中所述第一电路包括：/n第一上拉网络，包括彼此电耦合的第一导电类型的至少一个第一晶体管和第二导电类型的第二晶体管；以及/n第一下拉网络，包括彼此电耦合的所述第一导电类型的第一晶体管和所述第二导电类型的至少一个第二晶体管，并且/n其中所述第二电路包括：/n第二上拉网络，包括所述第一导电类型的第一晶体管；以及/n第二下拉网络，包括所述第二导电类型的第二晶体管，并且/n其中所述第一上拉网络和所述第二下拉网络彼此电耦合，并且/n其中所述第一下拉...

【技术特征摘要】
【国外来华专利技术】20180319 SG 10201802217V1.一种电路布置，包括：
第一电路，被配置成接收提供给所述电路布置的一个或多个输入信号；以及
第二电路，被配置成提供所述电路布置的一个或多个输出信号，
其中所述第一电路包括：
第一上拉网络，包括彼此电耦合的第一导电类型的至少一个第一晶体管和第二导电类型的第二晶体管；以及
第一下拉网络，包括彼此电耦合的所述第一导电类型的第一晶体管和所述第二导电类型的至少一个第二晶体管，并且
其中所述第二电路包括：
第二上拉网络，包括所述第一导电类型的第一晶体管；以及
第二下拉网络，包括所述第二导电类型的第二晶体管，并且
其中所述第一上拉网络和所述第二下拉网络彼此电耦合，并且
其中所述第一下拉网络和所述第二上拉网络彼此电耦合。


2.根据权利要求1所述的电路布置，
其中所述第一上拉网络的所述第二晶体管的源极端子连接到所述第一上拉网络的所述至少一个第一晶体管的漏极端子，
其中所述第一上拉网络的所述第二晶体管的漏极端子连接到所述第二下拉网络的所述第二晶体管的栅极端子，
其中所述第一下拉网络的所述第一晶体管的漏极端子连接到所述第二下拉网络的所述第一晶体管的栅极端子，并且
其中所述第一下拉网络的所述第一晶体管的源极端子连接到所述第一下拉网络的所述至少一个第二晶体管的漏极端子。


3.根据权利要求1或2所述的电路布置，
其中，响应于接收到的第一输入信号，所述第一上拉网络被配置成导电以接通所述第二下拉网络，从而提供第一输出信号，并且
其中，响应于接收到的第二输入信号，所述第一下拉网络被配置成导电以接通所述第二上拉网络，从而提供第二输出信号。


4.根据权利要求1至3中任一项所述的电路布置，还包括：
辅助上拉网络，电耦合到所述第一下拉网络和所述第二上拉网络，所述辅助上拉网络包括所述第一导电类型的至少一个第一辅助晶体管；以及
辅助下拉网络，电耦合到所述第一上拉网络和所述第二下拉网络，所述辅助下拉网络包括所述第二导电类型的至少一个第二辅助晶体管。


5.根据权利要求4所述的电路布置，
其中所述至少一个第一辅助晶体管的漏极端子连接到所述第一下拉网络的所述第一晶体管的漏极端子和所述第二上拉网络的所述第一晶体管的栅极端子，并且
其中所述至少一个第二辅助晶体管的漏极端子连接到所述第一上拉网络的所述第二晶体管的漏极端子和所述第二下拉网络的所述第二晶体管的栅极端子。


6.根据权利要求4或5所述的电路布置，
其中，响应于接收到的第一输入信号，所述第一上拉网络被配置成导电以接通所述第二下拉网络，从而提供第一输出信号，并且所述辅助上拉网络被配置成导电以断开所述第二上拉网络，并且
其中，响应于接收到的第二输入信号，所述第一下拉网络被配置成导电以接通所述第二上拉网络，从而提供第二输出信号，并且所述辅助下拉网络被配置成导电以断开所述第二下拉网络。


7.根据权利要求1至6中任一项所述的电路布置，
其中所述第一上拉网络的所述至少一个第一晶体管包括第一导电类型的多个第一晶体管，所述多个第一晶体管彼此电耦合并且与所述第一上拉网络的所述第二晶体管电耦合，并且
其中所述多个第一晶体管以堆叠连接或并联连接中的至少一个布置。


8.根据权利要求1至7中任一项所述的电路布置，
其中所述第一下拉网络的所述至少一个第二晶体管包括所述第二导电类型的多个第二晶体管，所述多个第二晶体管彼此电耦合并且与所述第一下拉网络的所述第一晶体管电耦合，并且
其中所述多个第二晶体管以堆叠连接或并联连接中的至少一个布置。


9.根据权利要求7或8当从属于权利要求4至6中的任一项时所述的电路布置，
其中所述至少一个第一辅助晶体管包括所述第一导电类型的多个第一辅助晶体管，所述多个第一辅助晶体管彼此电耦合并且与所述第一下拉网络的所述第一晶体管电耦合，并且
其中所述多个第一辅助晶体管以堆叠连接或并联连接中的至少一个布置。


10.根据权利要求7至9中任一项当从属于权利要求4至6中的任一项时所述的电路布置，
其中所述至少一个第二辅助晶体管包括所述第二导电类型的多个第二辅助晶体管，所述多个第二辅助晶体管彼此电耦合并且与所述第一上拉网络的所述第二晶体管电耦合，并且
其中所述多个第二辅助晶体管以堆叠连接或并联连接中的至少一个布置。


11.根据权利要求7至10中任一项当从属于权利要求4至6中的任一项时所述的电路布置，
其中所述辅助上拉网络的所述至少一个第一辅助晶体管的源极端子连接到所述第一上拉网络的所述多个第一晶体管中的一个第一晶体管的源极端子。


12.根据权利要求7至11中任一项当从属于权利要求4至6中的任一项时所述的电路...

【专利技术属性】
技术研发人员：张健学，张坤翔，奈觉专·伦，西瓦拉玛克里希南·哈里哈拉克里希南，
申请(专利权)人：南洋理工大学，
类型：发明
国别省市：新加坡;SG