周界沟槽形成和划界蚀刻去层制造技术

周界沟槽形成和划界蚀刻去层。公开了用于样品制备的装置和方法，适用于多层样品的在线或离线使用。利用离子束技术来提供快速、准确的去层，并在一系列目标层上提供刻蚀停止。一方面，围绕感兴趣区域（ROI）铣削沟槽，并且在内侧壁上形成导电涂覆。由此，在ROI内的中间层与基层之间形成可靠的导电路径，并且消除延伸到ROI外的杂散电流路径，从而在后续蚀刻期间从体电流或散射电流提供了更好质量的蚀刻进度监测。离子束辅助气体蚀刻提供了快速去层，并在目标多晶硅层处提供蚀刻停止。可以实现深层的均匀蚀刻。公开了变型和结果。

【技术实现步骤摘要】
周界沟槽形成和划界蚀刻去层相关申请的交叉引用本申请要求于2019年6月21日提交的美国临时申请第62/865,068号的权益，该美国临时申请的公开内容通过引用整体并入本文。
本公开涉及用于评价多层结构的样品制备。
技术介绍
与传统的平面电路相比，堆叠式电子电路能够以较小的封装件提供较高的性能。使用了单片技术和管芯堆叠技术；前者可以更紧凑。堆叠的功能层可以相似（如在存储库中），或可以不相似。不相似的层可以采用相似的处理步骤（如对于微处理器和外围逻辑），或可以采用不同的材料或处理步骤（如对于数字电路层和模拟电路层，或对于将电子电路层与光学波导或器件层集成在单个封装件中的电光器件）。可以促使评价和度量跟上制造业的进步。尽管离子束工具能够提供精确的横向定位，但也可能需要精确的垂直定位。对于在宽的器件区域上均匀地暴露薄目标层（埋设在器件内深处的许多层）来说，可能存在挑战。因此，仍然需要改进的技术来制备用于表征埋层的样品。
技术实现思路
公开了用于样品制备的方法和装置，其适用于包括但不限于垂直NAND闪存的堆叠式本文档来自技高网...

【技术保护点】
1. 一种装置，包括：/n蚀刻机；和/n与所述蚀刻机耦合的控制器，所述控制器配置为：/n通过使所述蚀刻机蚀刻样品的感兴趣区域（ROI）周围的沟槽，将样品的所述ROI与所述样品的周围区域电隔离；且/n通过使导电材料被涂覆在所述沟槽所暴露的所述ROI的侧表面上，将所述样品的两层或更多层电耦合。/n

【技术特征摘要】
20190621 US 62/8650681.一种装置，包括：
蚀刻机；和
与所述蚀刻机耦合的控制器，所述控制器配置为：
通过使所述蚀刻机蚀刻样品的感兴趣区域（ROI）周围的沟槽，将样品的所述ROI与所述样品的周围区域电隔离；且
通过使导电材料被涂覆在所述沟槽所暴露的所述ROI的侧表面上，将所述样品的两层或更多层电耦合。


2.根据权利要求1所述的装置，其中，所述蚀刻机包括离子铣削机。


3.根据权利要求2所述的装置，其中，所述离子铣削机产生Ga+或Xe+离子束。


4.根据权利要求2所述的装置，其中，通过铣削来进行对所述沟槽的蚀刻，并且作为对所述沟槽的铣削的副产物来进行所述电耦合。


5.根据权利要求4所述的装置，其中，所述沟槽的宽度在0.2μm-5μm的范围内。


6.根据权利要求1所述的装置，还包括与所述控制器耦合的涂覆机，其中所述涂覆机是离子束辅助涂覆机，并且通过所述离子束辅助涂覆机进行所述电耦合。


7.根据权利要求1所述的装置，其中，所述控制器配置为使所述沟槽被蚀刻至至少所述样品的导电基层的深度，并且所述两层或更多层包括所述基层和位于所述基层上方的导电层。


8.根据权利要求7所述的装置，其中，所述沟槽的横向内部尺寸在5μm-500μm的范围内，或者深度在1μm-10μm的范围内。


9.一种方法，包括：
通过在样品的感兴趣区域（ROI）周围铣削沟槽至至少样品的基层的深度，将所述样品的所述ROI与所述样品的周围区域电隔离；和
在所述沟槽所暴露的所述ROI的侧表面上沉积导电材料。


10.根据权利要求9所述的方法，其中，所述沉积将所述基层电耦合至所述基层上方的一个或多个导电层。


11.根据权利要求9所述的方法，其中...

【专利技术属性】
技术研发人员：J·克拉克，M·勒杜，B·阿维迪相，J·L·蒙富尔，
申请(专利权)人：FEI公司，
类型：发明
国别省市：美国;US