一种在存储器中实现乘法和或逻辑运算的SRAM电路结构制造技术

本发明专利技术公开了一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，包括双字线的8T SRAM单元，具体由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的反相器，反相器的一端接Q另一端接QB；字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR，另一对NMOS晶体管和PMOS晶体管的控制开关分别接信号WLL_VICE和WLR_VICE；或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在单元和WLL_VICE中，计算结果由RBL是否放电来体现。该电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。

【技术实现步骤摘要】
一种在存储器中实现乘法和或逻辑运算的SRAM电路结构
本专利技术涉及集成电路设计
，尤其涉及一种在存储器中实现乘法和或逻辑运算的SRAM(StaticRandomAccessMemory，静态随机存储器)电路结构。
技术介绍
当前人工智能(ArtificialIntelligence，缩写为AI)技术在各个方面广泛的应用，引发了运算量和数据搬移量的急剧上升，这对设备的能耗、运算效率有很高的要求。计算机目前采用的冯诺依曼架构采取存储与计算相分离的模式，当处理器进行运算时，需要将数据从存储器中搬移数据，数据的搬移造成了大幅的功耗及延时的增长，作为克服冯诺依曼架构这一弊端的有效策略，存内计算(computinginmemory，缩写为CIM)受到广泛关注，存内计算不需要将数据读取至处理器，将运算集成至存储器内完成，这极大程度的减少了数据存取过程中的能耗以及延时，同时也提高了计算效率和能效。现有技术中的存内计算中的乘法运算，其乘数多是按列排列，需要额外的数据搬移过程，产生的功耗也较高。
技术实现思路
本专利技术的目的是提供一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，该电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。本专利技术的目的是通过以下技术方案实现的：一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，所述电路包括双字线的8TSRAM单元，该双字线的8TSRAM单元由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的传输门，传输门的一端接存储节点Q另一端接存储节点QB；字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR；另一对中的NMOS晶体管的S端与存储节点Q相连接，漏极与位线RBL相连接，PMOS晶体管的源极与存储节点QB相连接，漏极与位线RBLB相连接，栅极接信号WLL_VICE和WLR_VICE；其中，或逻辑运算是在单独的8TSRAM中实现，运算数据分别存储在SRAM存储单元和WLL_VICE中，可实现两个一位二进制或逻辑运算，最后的计算结果由位线RBL是否放电来体现；乘法运算通过将被乘数与乘数分别存储在WLL_VICE、WLR_VICE内和SRAM存储单元内，被乘数的十进制数值由WLL_VICE和WLR_VICE的开启时间决定，乘数的十进制数值分解为二进制的反码按照高位到低位的顺序从左至右存储在同一行的相邻8TSRAM单元中，并通过与专、复用电容相结合实现高低位权值设置，最后的计算结果由位线RBL和位线RBLB的电压差体现。由上述本专利技术提供的技术方案可以看出，上述电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。图1为本专利技术实施例提供的在存储器中实现乘法和或逻辑运算的SRAM电路结构示意图；图2为本专利技术实施例所述或运算过程的示意图；图3为本专利技术实施例所述乘法运算相邻的四个双字线8TSRAM单元组成示意图；图4为本专利技术实施例提供的乘法运算过程示意图。具体实施方式下面结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术的保护范围。下面将结合附图对本专利技术实施例作进一步地详细描述，如图1所示为本专利技术实施例提供的在存储器中实现乘法和或逻辑运算的SRAM电路结构示意图，所述电路包括双字线的8TSRAM单元，该双字线的8TSRAM单元由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的传输门，传输门的一端接存储节点Q另一端接存储节点QB；字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR；另一对中的NMOS晶体管的S端与存储节点Q相连接，漏极与位线RBL相连接，PMOS晶体管的源极与存储节点QB相连接，漏极与位线RBLB相连接，栅极接信号WLL_VICE和WLR_VICE；其中，或逻辑运算是在单独的8TSRAM中实现，运算数据分别存储在SRAM存储单元和WLL_VICE中，可实现两个一位二进制或逻辑运算，最后的计算结果由位线RBL是否放电来体现；乘法运算通过将被乘数与乘数分别存储在WLL_VICE、WLR_VICE内和SRAM存储单元内，被乘数的十进制数值由WLL_VICE和WLR_VICE的开启时间决定，乘数的十进制数值分解为二进制的反码按照高位到低位的顺序从左至右存储在同一行的相邻8TSRAM单元中，并通过与专、复用电容相结合实现高低位权值设置，最后的计算结果由位线RBL和位线RBLB的电压差体现。具体实现中，利用所述电路在进行或逻辑运算时：计算开始前一个数据存储在SRAM存储单元中，另一个数据则通过WLL_VICE来表示，数据为0时，WLL_VICE为1即导通，数据为1时，WLL_VICE为0即关闭，并提前将RBL与RBLB的电压预充至1/2VDD；计算开始后通过检测RBL的电压变化来得到计算结果。举例来说，如图2所示为本专利技术实施例所述或运算过程的示意图，若单元中存储的第一个数据为0，WLR_VICE为0则实现0或0的运算，此时由于WLR_VICE连接的PMOS管导通，RBLB向QB点充电，表示或逻辑运算结果为0,WLR_VICE为1则实现0或1的运算，此时由于WLR_VICE连接的PMOS管关断，RBLB未向QB点充电，表示或逻辑运算结果为1；若单元中存储的第一个数据为1，WLR_VICE为0则实现1或0的运算，此时WLR_VICE连接的PMOS管虽然导通，但是由于源极与栅极的电压差近似小于Vth，所以RBLB不充电，表示或逻辑运算结果为1。WLR_VICE为1则实现1或1的运算，此时由于WLR_VICE连接的PMOS管关断，RBLB未向QB点充电，表示或逻辑运算结果为1；具体实现中，所述乘法运算具体是基于8TSRAM单元阵列和专、复用电容来进行，所述8TSRAM单元阵列由若干个相邻的双字线8TSRAM单元构成，通常4个为一组，如图3所示为本专利技术实施例所述乘法运算相邻的四个双字线8TSRAM单元组成示意图，为了方便描述，将四个相邻的双字线8TSRAM单元从右至左分别称为CELL1～4；8TSRAM单元阵列中预充控制的信号为PRE1～4；RBL存储电容连接信号为GATE1；RBLB存储电容连接信号为GATE2；乘法运算开关信号为SW1～12；所述专、复用电容包括电容C1～16，其中：复用电本文档来自技高网...

【技术保护点】
1.一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，其特征在于，所述电路包括双字线的8T SRAM单元，该双字线的8T SRAM单元由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的传输门，传输门的一端接存储节点Q另一端接存储节点QB；/n字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR；另一对中的NMOS晶体管的S端与存储节点Q相连接，漏极与位线RBL相连接，PMOS晶体管的源极与存储节点QB相连接，漏极与位线RBLB相连接，栅极接信号WLL_VICE和WLR_VICE；/n其中，或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在SRAM存储单元和WLL_VICE中，可实现两个一位二进制或逻辑运算，最后的计算结果由位线RBL是否放电来体现；/n乘法运算通过将被乘数与乘数分别存储在WLL_VICE、WLR_VICE内和SRAM存储单元内，被乘数的十进制数值由WLL_VICE和WLR_VICE的开启时间决定，乘数的十进制数值分解为二进制的反码按照高位到低位的顺序从左至右存储在同一行的相邻8T SRAM单元中，并通过与专、复用电容相结合实现高低位权值设置，最后的计算结果由位线RBL和位线RBLB的电压差体现。/n...

【技术特征摘要】
1.一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，其特征在于，所述电路包括双字线的8TSRAM单元，该双字线的8TSRAM单元由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的传输门，传输门的一端接存储节点Q另一端接存储节点QB；
字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR；另一对中的NMOS晶体管的S端与存储节点Q相连接，漏极与位线RBL相连接，PMOS晶体管的源极与存储节点QB相连接，漏极与位线RBLB相连接，栅极接信号WLL_VICE和WLR_VICE；
其中，或逻辑运算是在单独的8TSRAM中实现，运算数据分别存储在SRAM存储单元和WLL_VICE中，可实现两个一位二进制或逻辑运算，最后的计算结果由位线RBL是否放电来体现；
乘法运算通过将被乘数与乘数分别存储在WLL_VICE、WLR_VICE内和SRAM存储单元内，被乘数的十进制数值由WLL_VICE和WLR_VICE的开启时间决定，乘数的十进制数值分解为二进制的反码按照高位到低位的顺序从左至右存储在同一行的相邻8TSRAM单元中，并通过与专、复用电容相结合实现高低位权值设置，最后的计算结果由位线RBL和位线RBLB的电压差体现。


2.根据权利要求1所述在存储器中实现乘法和或逻辑运算的SRAM电路结构，其特征在于，利用所述电路在进行或逻辑运算时：
计算开始前一个数据存储在SRAM存储单元中，另一个数据则通过WLL_VICE来表示，数据为0时，WLL_VICE为1即导通，数据为1时，WLL_VICE为0即关闭，并提前将RBL与RBLB的电压预充至1/2VDD；
计算开始后通过检测RBL的电压变化来得到计算结果。


3.根据权利要求1所述在存储器中实现乘法和或逻辑运算的SRAM电路结构，其特征在于，所述乘法运算具体是基于8TSRAM单元阵列和专、复用电容来进行，所述8TSRAM单元阵列由若干个相邻的双字线8TSRAM单元构成，具体为四个一组，将四个相邻的双字线8TSRAM单元从右至左分别称为CELL1～4；
8TSRAM单元阵列中预充控制的信号为PRE1～4；...

【专利技术属性】
技术研发人员：蔺智挺，蔡江涛，张劲，彭春雨，卢文娟，吴秀龙，赵强，陈军宁，
申请(专利权)人：安徽大学，
类型：发明
国别省市：安徽;34