一种基于FPGA差分接口的高速数据传输方法与装置制造方法及图纸

本发明专利技术公开了一种基于FPGA差分接口的高速数据传输方法与装置，所述装置通过FPGA内部资源和外部的硬件差分接口实现，包括BRAM数据缓存模块、下行数据位转换模块、训练码/数据控制模块、高速并串转换模块、下行高速数据传输差分接口、上行高速数据传输差分接口、高速串并转换模块、同步对码模块和上行数据位转换模块。本发明专利技术不需要复杂的外围电路及高速通信协议设计，应用于弹载数据记录系统，实现弹上导引头实时传输速率不小于600Mbps的高速数据传输，具有设计方法简单，数据传输可靠性高，误码率低，通用性高的特点。

【技术实现步骤摘要】
一种基于FPGA差分接口的高速数据传输方法与装置
本专利技术涉及数据传输
，具体地指一种基于FPGA差分接口的高速数据传输方法与装置。
技术介绍
高速数据传输技术在通信、航天、雷达等多领域中广泛应用，随着通信技术、图像采集等技术的发展，对数据传输系统的要求越来越高，因此实现方便可靠的数据传输与控制，是当前研究的热点。如图1所示是现有基于FPGA的高速数据传输的一种实现方法，该方法采用FPGAIP核和专用物理芯片的高速数据传输实现，该方法中高速数据传输的MAC控制器采用FPGA内部IP核，能够实现FPGA接口与物理层收发器的无缝连接，该方法需要耗费FPGA内部IP核资源及硬件通信电路实现。如图2所示是现有基于FPGA的高速数据传输的另一种实现方法，该方法采用总线数据操作接口和专用高速数据传输的MAC控制器和物理层收发协议芯片实现，该方法中高速数据传输MAC控制器采用专用芯片，使高速传输的MAC层和物理层开发趋于简化，但需要通过标准总线控制，而且同样需要外围通信电路实现。现有技术中的高速数据传输方法趋于复杂，适本文档来自技高网...

【技术保护点】
1.一种基于FPGA差分接口的高速数据传输方法，其特征在于：所述方法分为上行数据传输和下行数据传输，其中，所述下行数据传输的步骤为：/na1)从FPGA内部IP核中读取32位并行数据，并转换为四路8位并行数据；/na2)在四路8位并行数据前面增加指定周期的训练码，再将四路8位并行数据转换为四路串行数据；/na3)将四路串行数据发送至行高速数据传输差分接口对外输出；/n所述上行数据传输的步骤为：/nb1)通过上行数据高速传输差分接口接收上行数据，对上行高速数据传输差分接口输入的数据信号延时；/nb2)将接收的串行数据转换为四路8位并行数据；/nb3)将四路8位并行数据通过自动训练算法对齐；/nb...

【技术特征摘要】
1.一种基于FPGA差分接口的高速数据传输方法，其特征在于：所述方法分为上行数据传输和下行数据传输，其中，所述下行数据传输的步骤为：
a1)从FPGA内部IP核中读取32位并行数据，并转换为四路8位并行数据；
a2)在四路8位并行数据前面增加指定周期的训练码，再将四路8位并行数据转换为四路串行数据；
a3)将四路串行数据发送至行高速数据传输差分接口对外输出；
所述上行数据传输的步骤为：
b1)通过上行数据高速传输差分接口接收上行数据，对上行高速数据传输差分接口输入的数据信号延时；
b2)将接收的串行数据转换为四路8位并行数据；
b3)将四路8位并行数据通过自动训练算法对齐；
b4)将对齐后的并行数据发送至FPGA内部IP核缓存。


2.根据权利要求1所述的一种基于FPGA差分接口的高速数据传输方法，其特征在于：所述步骤a2)中发送四路8位并行数据前先发送50000个周期训练码0x2C，之后开始发送数据。


3.根据权利要求1所述的一种基于FPGA差分接口的高速数据传输方法，其特征在于：所述步骤b1)中的数据信号延时通过FPGA内部ISERDES/IODELAY实现32抽头的循环延时补偿功能。


4.根据权利要求1所述的一种基于FPGA差分接口的高速数据传输方法，其特征在于：所述步骤b3)中采用数据位偏移的自动训练算法对并行数据实现对齐，训练同步码0x2C。


5.一种基于FPGA差分接口的高速数据传输装置，其特征在于：包括BRAM数据缓存模块(301)、下行数据位转换模块(302)、训练码/数据控制模块(303)、高速并串转换模块(304)、下行高速数据传输差分接口(305)、上行高速数据传输差分接口(306)、高速串并转换模块(307)、同步对码模块(308)、上行数据位转换模块(309)；
所述BRAM数据缓存模块(301)为FPGA内部IP核，用于缓存数据；
所述下行数据位转换模块(302)用于把32位并行数据转换为四路8位并行数据；
所述训练码/数据控...

【专利技术属性】
技术研发人员：李海军，王娇，陈俊，周亮伟，
申请(专利权)人：湖北三江航天红林探控有限公司，
类型：发明
国别省市：湖北;42