定点傅里叶变换FFT处理器及处理方法技术

本发明专利技术公开了定点傅里叶变换FFT处理器及处理方法，涉及数字信号处理技术领域，能够达到FFT运算长度、定点处理精度可变的目的。本发明专利技术用于对采集自通信系统、雷达系统或者数字广播系统的数字信号进行FFT运算转换为频域信号，以获取数字信号的频域信息。采用基‑2

【技术实现步骤摘要】
定点傅里叶变换FFT处理器及处理方法
本专利技术涉及数字信号处理
，具体涉及定点傅里叶变换FFT处理器。
技术介绍
FFT算法是一种实现DFT(离散傅里叶变换)的快速算法，得益于FFT算法的高效，FFT在很多应用中扮演着重要角色。通信系统、雷达系统、数字广播系统等等都对FFT的长度(点数)和精度有不同的要求，如何设计硬件资源有效节约，同时长度、精度可进一步适用于多种应用背景的通用化、可重构FFT处理器设计一直都是数字信号处理领域的重要课题。FFT作为DFT算法的快速实现方法，自诞生以来，在很多实时处理系统中均得到广泛应用，最通用的实现方式是基于基-2k、基-3等方法的流水FFT结构，这些基于这些算法可扩展性强，易于做可变长度的FFT处理器设计，同时，流水结构的FFT处理器能够适应很多高实时性、大吞吐量的应用场景。就FFT长度而言，通信中正交频分复用(OFDM)、多输入多输出(MIMO)系统中常见的FFT长度为64～2048点不等，又如合成孔径雷达(SAR)实时成像系统，由于近年来SAR成像模式的演进、多通道数据获取技术的发展，其对FFT长度的需求更加广泛，从128点到128K甚至256K点均有可能，所以FFT处理器可重构以实现多种FFT长度是必要的。对于大部分数字信号处理系统，在进行实时处理实现时都会考虑采用定点数据格式进行处理，所以定点FFT处理器的精度性能至关重要。对于大部分的FFT处理器设计，都会采用输入位宽、输出位宽及中间运算位宽相同的定点处理策略，这种方式易于实现及可重构配置，但是同时也带来了灵活性差、在某些应用场景下可能精度不足的缺陷，所以FFT处理器的可变精度设计是具备很强的应用前景的。但是目前尚未有用于数字信号处理的可变长度以及可变精度的定点FFT处理器。
技术实现思路
有鉴于此，本专利技术提供了定点傅里叶变换FFT处理器，能够能够在占用存储资源相同的情况下，通过可配置蝶形运算处理单元设计，达到FFT运算长度、定点处理精度可变的目的。为达到上述目的，本专利技术的技术方案为：定点傅里叶变换FFT处理器，用于对采集自通信系统、雷达系统或者数字广播系统的数字信号进行FFT运算转换为频域信号，以获取数字信号的频域信息。采用基-27算法实现所述FFT运算，对所述FFT运算中使用的旋转因子进行分解，分解得到7级运算组和一级旋转因子乘法运算。其中每级运算组包含加减法运算和/或常数因子乘法运算；其中第1级运算组和第7级运算组不包含常数因子乘法运算。所述处理器包括级联的七个运算模块和一级旋转因子乘法模块，七个运算模块分别为Stage1～Stage7，分别用于执行分解得到的7级运算组。对于第i个运算模块Stagei，i取值为1,2,3……7；Stagei中包含蝶形运算单元BF以及反馈存储RAM，所述蝶形运算单元用于执行当前运算组内的加减法运算；所述反馈存储RAM用于在蝶形运算单元的运算过程中进行数据缓存。Stage2～Stage6中还包含级联的常数因子乘法器，所述常数因子乘法器用于实现当前运算组中的常数因子乘法运算。进一步地，常数因子乘法器包括实部常数因子乘法单元和虚部常数因子乘法单元。所述实部常数因子乘法单元由6个数据选择器、10个移位寄存器、3个减法器以及1个加法器组成；分别为：第一～第六数据选择器、第一～第十移位寄存器、第一～第三减法器以及第一加法器。第一数据选择器以第一～第四移位寄存器作为输入进行数据选择，其中第一～第四移位寄存器分别设置为左移四位、左移六位、左移八位以及左移十位。第一减法器以外部输入数据和第一数据选择器输出端作为输入进行减法运算。第二数据选择器以第五～第七移位寄存器作为输入进行数据选择，其中第五～第七移位寄存器分别设置为左移六位、左移八位以及左移十位。第二减法器以第一减法器输出端和第二数据选择器输出端作为输入进行减法运算。第四数据选择器以第二减法器输出端和第一减法器输出端作为输入进行数据选择。第三数据选择器以第八～第九移位寄存器作为输入进行数据选择，其中第八～第九移位寄存器分别设置为左移八位和左移九位。第一加法器以第四数据选择器输出端和第三数据选择器输出端作为输入进行加法运算。第五数据选择器以第一加法器输出端和第四数据选择器输出端作为输入进行数据选择。第三减法器以第五数据选择器输出端和第十移位寄存器作为输入进行减法运算。第六数据选择器以第三减法器输出端和第五数据选择器输出端作为输入进行数据选择，第六数据选择器输出端输出实部常数因子乘法结果。所述虚部常数因子乘法单元由5个数据选择器、13个移位寄存器以及4个加法器组成；分别为：第七～第十二数据选择器、第十一～第二十三移位寄存器、第二～第五加法器。第七数据选择器以第十一～第十三移位寄存器作为输入进行数据选择；第十一～第十三移位寄存器分别设置为左移一位、左移三位和左移四位。第八数据选择器以第十四～第十七移位寄存器作为输入进行数据选择，第十四～第十七移位寄存器分别设置左移三位、左移四位、左移五位和左移六位。第九数据选择器以第十八～第二十一移位寄存器作为输入进行数据选择，第十八～第二十一移位寄存器分别设置左移四位、左移七位、左移八位和左移九位。第二加法器以第七数据选择器输出端和第八数据选择器输出端作为输入进行加法运算。第三加法器以第二加法器输出端和第九数据选择器输出端作为输入进行加法运算。第十数据选择器以第二加法器输出端和第三加法器输出端作为输入进行数据选择。第三加法器以第十数据选择器输出端和第十二移位寄存器作为输入进行加法运算；所述第十二移位寄存器设置为左移六位。第十一数据选择器以第三加法器输出端和第十数据选择器输出端作为输入进行数据选择。第四加法器以第十一数据选择器输出端和第十三移位寄存器作为输入进行加法运算；所述第十三移位期存器设置为左移八位。第十二数据选择器以第四加法器输出端和第十一数据选择器输出端作为输入进行数据选择；第十二数据选择器输出端输出虚部常数因子乘法结果。进一步地，将FFT运算中使用的旋转因子分解出的一级旋转因子乘法模块拆分为两个二级旋转因子的乘法运算模块；拆分得到两个二级旋转因子存储深度不大于128点。本专利技术另一个实施例还提供了定点傅里叶变换FFT处理方法，自通信系统、雷达系统或者数字广播系统采集得到数字信号，采用如下步骤进行FFT运算转换为频域信号，以获取数字信号的频域信息。S1、采用基-27算法实现所述FFT运算，对所述FFT运算中使用的旋转因子进行分解，分解得到7级运算组和一级旋转因子乘法运算。S2、构建如权利要求1或2所述的处理器。S3、将数字信号作为输入序列由处理器的Stage1输入，则一级旋转因子乘法模块的输出序列为所述输入序列的频域信号。进一步地，S1中，对所述FFT运算中使用的旋转因子进行分解，分解得到7级运算组和一级旋转因子乘法运算，具本文档来自技高网...

【技术保护点】
1.定点傅里叶变换FFT处理器，其特征在于，用于对采集自通信系统、雷达系统或者数字广播系统的数字信号进行FFT运算转换为频域信号，以获取数字信号的频域信息；/n采用基-2

【技术特征摘要】
1.定点傅里叶变换FFT处理器，其特征在于，用于对采集自通信系统、雷达系统或者数字广播系统的数字信号进行FFT运算转换为频域信号，以获取数字信号的频域信息；
采用基-27算法实现所述FFT运算，对所述FFT运算中使用的旋转因子进行分解，分解得到7级运算组和一级旋转因子乘法运算；
其中每级运算组包含加减法运算和/或常数因子乘法运算；其中第1级运算组和第7级运算组不包含常数因子乘法运算；
所述处理器包括级联的七个运算模块和一级旋转因子乘法模块，七个运算模块分别为Stage1～Stage7，分别用于执行分解得到的7级运算组；
对于第i个运算模块Stagei，i取值为1,2,3……7；Stagei中包含蝶形运算单元BF以及反馈存储RAM，所述蝶形运算单元用于执行当前运算组内的加减法运算；所述反馈存储RAM用于在蝶形运算单元的运算过程中进行数据缓存；
Stage2～Stage6中还包含级联的常数因子乘法器，所述常数因子乘法器用于实现当前运算组中的常数因子乘法运算。


2.如权利要求1所述的处理器，其特征在于，所述常数因子乘法器包括实部常数因子乘法单元和虚部常数因子乘法单元；
所述实部常数因子乘法单元由6个数据选择器、10个移位寄存器、3个减法器以及1个加法器组成；分别为：第一～第六数据选择器、第一～第十移位寄存器、第一～第三减法器以及第一加法器；
第一数据选择器以第一～第四移位寄存器作为输入进行数据选择，其中第一～第四移位寄存器分别设置为左移四位、左移六位、左移八位以及左移十位；
第一减法器以外部输入数据和第一数据选择器输出端作为输入进行减法运算；
第二数据选择器以第五～第七移位寄存器作为输入进行数据选择，其中第五～第七移位寄存器分别设置为左移六位、左移八位以及左移十位；
第二减法器以第一减法器输出端和第二数据选择器输出端作为输入进行减法运算；
第四数据选择器以第二减法器输出端和第一减法器输出端作为输入进行数据选择；
第三数据选择器以第八～第九移位寄存器作为输入进行数据选择，其中第八～第九移位寄存器分别设置为左移八位和左移九位；
第一加法器以第四数据选择器输出端和第三数据选择器输出端作为输入进行加法运算；
第五数据选择器以第一加法器输出端和第四数据选择器输出端作为输入进行数据选择；
第三减法器以第五数据选择器输出端和第十移位寄存器作为输入进行减法运算；
第六数据选择器以第三减法器输出端和第五数据选择器输出端作为输入进行数据选择，第六数据选择器输出端输出实部常数因子乘法结果；
所述虚部常数因子乘法单元由5个数据选择器、13个移位寄存器以及4个加法器组成；分别为：第七～第十二数据选择器、第十一～第二十三移位寄存器、第二～第五加法器；
第七数据选择器以第十一～第十三移位寄存器作为输入进行数据选择；第十一～第十三移位寄存器分别设置为左移一位、左移三位和左移四位；
第八数据选择器以第十四～第十七移位寄存器作为输入进行数据选择，第十四～第十七移位寄存器分别设置左移三位、左移四位、左移五位和左移六位；
第九数据选择器以第十八～第二十一移位寄存器作为输入进行数据选择，第十八～第二十一移位寄存器分别设置左移四位、左移七位、左移八位和左移九位；
第二加法器以第七数据选择器输出端和第八数据选择器输出端作为输入进行加法运算；
第三加法器以第二加...

【专利技术属性】
技术研发人员：陈禾，谢愚，谢宜壮，杨晨，陈亮，龙腾，
申请(专利权)人：北京理工大学，
类型：发明
国别省市：北京;11