一种SOC芯片及其上电控制方法技术

本发明专利技术提供了一种SOC芯片及其上电控制方法，通过对上电顺序进行严格控制，在每一个环节都可以为SOC芯片提供高质量的时钟信号，使SOC芯片始终处于一个稳定的工作环境，提高了SOC芯片的鲁棒性。

【技术实现步骤摘要】
一种SOC芯片及其上电控制方法
本专利技术涉及集成电路
，更具体地说，涉及一种SOC芯片及其上电控制方法。
技术介绍
在数模混合的SOC(System-on-a-Chip，片上系统)芯片中，主要由模拟电路、数字电路和软件控制的CPU(CentralProcessingUnit，中央处理器)核心组成。模拟电路为数字电路提供一些驱动信号，数字电路对模拟电路进行控制，对这些驱动信号进行进一步处理之后传输给CPU核心作为驱动，进而CPU核心对数字电路外设进行控制。该SOC芯片中，一般包含两种时钟电路，一种是直接产生时钟的OSC(Oscillator，振荡器)电路；另一种是基于参考时钟的PLL(PhaseLockedLoop，锁相环)倍频电路，其中，该参考时钟为OSC电路产生的时钟。SOC芯片工作在比较高的频率时，可以以OSC做参考时钟，PLL输出倍频后的时钟供数字电路使用，这样做的优点是可以通过改变倍频系数得到不同的工作频率。而，在SOC芯片内部的OSC电路，会因为制造工艺的影响而产生一定程度的偏差，而这个偏差会在经过PLL之后被放大，导致PLL的输出频率会超过数字电路的最高工作频率。那么，如何使SOC芯片始终处于一个稳定的时钟工作环境，是本领域技术人员亟待解决的技术问题。
技术实现思路
有鉴于此，为解决上述问题，本专利技术提供一种SOC芯片及其上电控制方法，技术方案如下：一种SOC芯片的上电控制方法，所述上电控制方法包括：生成第一时钟信号；<br>对所述第一时钟信号进行校准，且启动PLL倍频电路；判断所述PLL倍频电路是否处于锁定状态；若是，则通过所述PLL倍频电路对校准后的所述第一时钟信号的频率进行倍频处理，以输出第二时钟信号作为目标时钟信号；若否，则将校准后的所述第一时钟信号作为所述目标时钟信号进行输出；其中，所述第一时钟信号和所述第二时钟信号的频率始终低于所述SOC芯片的最大工作频率。可选的，在上述上电控制方法中，在对所述第一时钟信号进行校准之前，所述上电控制方法还包括：生成上电复位信号。可选的，在上述上电控制方法中，在对所述第一时钟信号进行校准之前，所述上电控制方法还包括：判断所述第一时钟信号是否起振完成且所述上电复位信号是否准备就绪；若是，则进入对所述第一时钟信号进行校准的步骤。可选的，在上述上电控制方法中，在对所述第一时钟信号进行校准之前，所述上电控制方法还包括：判断所述SOC芯片是否烧录校准数据；若是，则对所述第一时钟信号进行校准处理；若否，则将所述第一时钟信号作为所述目标时钟信号进行输出。可选的，在上述上电控制方法中，在对所述第一时钟信号进行校准之后，所述上电控制方法还包括：判断校准后的第一时钟信号是否处于稳定状态；若是，则进入判断所述PLL倍频电路是否处于锁定状态的步骤。一种SOC芯片，所述SOC芯片包括：PBL模块、OSC电路、TRIM模块和PLL倍频电路；所述OSC电路用于在所述SOC芯片上电后，生成第一时钟信号；所述TRIM模块用于对所述第一时钟信号进行校准；所述PLL倍频电路用于向所述PBL模块发送锁定信号；所述PBL模块用于接收所述锁定信号，并基于所述锁定信号判断所述PLL倍频电路是否处于锁定状态；当所述PLL倍频电路处于锁定状态时，所述PLL倍频电路用于对校准后的所述第一时钟信号的频率进行倍频处理产生第二时钟信号，并向所述PBL模块发送所述第二时钟信号；所述PBL模块还用于在接收到所述第二时钟信号之后，将所述第二时钟信号作为正常工作时的目标时钟信号；当所述PLL倍频电路未处于锁定状态时，所述PBL模块还用于接收校准后的所述第一时钟信号，作为正常工作时的目标时钟信号；其中，所述第一时钟信号和所述第二时钟信号的频率始终低于所述SOC芯片的最大工作频率。可选的，在上述SOC芯片中，所述SOC芯片还包括：POR模块；在所述SOC芯片上电后，所述POR模块用于生成上电复位信号。可选的，在上述SOC芯片中，所述PBL模块还包括：第一延时单元；所述第一延时单元用于判断所述第一时钟信号是否起振完成且所述上电复位信号是否准备就绪；若是，则所述PBL模块控制所述TRIM模块对所述第一时钟信号进行校准，且启动所述PLL倍频电路。可选的，在上述SOC芯片中，所述SOC芯片还包括：NVM模块；所述TRIM模块包括：判断单元；所述判断单元用于判断所述SOC芯片是否烧录校准数据；若是，则所述TRIM模块从所述NVM模块中获取校准数据，以对所述第一时钟信号进行校准处理；若否，则所述TRIM模块向所述PBL模块发生第一指令，以使所述PBL模块接收所述第一时钟信号，作为正常工作时的目标时钟信号。可选的，在上述SOC芯片中，所述PBL模块还包括：第二延时单元；所述第二延时单元用于在对所述第一时钟信号进行校准之后，判断校准后的第一时钟信号是否处于稳定状态；若是，则所述PBL模块判断所述PLL倍频电路是否处于锁定状态。相较于现有技术，本专利技术实现的有益效果为：本专利技术提供的一种SOC芯片的上电控制方法，生成频率始终低于所述SOC芯片的最大工作频率的第一时钟信号，并且，对该第一时钟信号进行校准处理，进一步提高了第一时钟信号的可靠性，在PLL倍频电路可以正常锁定时，由于第一时钟信号为正确可靠的时钟信号，那么经过PLL倍频电路对第一时钟信号的频率进行倍频处理之后，生成的第二时钟信号也是正确可靠的时钟信号，将第二时钟信号作为SOC芯片正常工作时的目标时钟信号。当PLL倍频电路不可以正常锁定时，说明PLL倍频电路存在问题，那么PLL倍频电路输出的时钟信号就是不可靠的时钟信号，该时钟信号不可用。但是，由于第一时钟信号的频率始终低于所述SOC芯片的最大工作频率，因此，在所述PLL倍频电路出错的情况下，可以将校准后的所述第一时钟信号始终作为SOC芯片正常工作时的目标时钟信号。即，本专利技术提供的上电控制方法可以有效提高时钟信号的质量，使SOC芯片始终处于一个稳定的时钟工作环境，提高了SOC芯片的鲁棒性。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本专利技术实施例提供的一种SOC芯片的上电控制方法的流程示意图；图2为本专利技术实施例提供的另一种SOC芯片的上电控制方法的流程示意图；图3为本专利技术实施例提供的又一种SOC芯片的上电控制方法的流程示意图；图4为本专利技术实施例提供的又一种SOC芯片的上电控制方法的流程示意图；图5为本本文档来自技高网...

【技术保护点】
1.一种SOC芯片的上电控制方法，其特征在于，所述上电控制方法包括：/n生成第一时钟信号；/n对所述第一时钟信号进行校准，且启动PLL倍频电路；/n判断所述PLL倍频电路是否处于锁定状态；/n若是，则通过所述PLL倍频电路对校准后的所述第一时钟信号的频率进行倍频处理，以输出第二时钟信号作为目标时钟信号；/n若否，则将校准后的所述第一时钟信号作为所述目标时钟信号进行输出；/n其中，所述第一时钟信号和所述第二时钟信号的频率始终低于所述SOC芯片的最大工作频率。/n

【技术特征摘要】
1.一种SOC芯片的上电控制方法，其特征在于，所述上电控制方法包括：
生成第一时钟信号；
对所述第一时钟信号进行校准，且启动PLL倍频电路；
判断所述PLL倍频电路是否处于锁定状态；
若是，则通过所述PLL倍频电路对校准后的所述第一时钟信号的频率进行倍频处理，以输出第二时钟信号作为目标时钟信号；
若否，则将校准后的所述第一时钟信号作为所述目标时钟信号进行输出；
其中，所述第一时钟信号和所述第二时钟信号的频率始终低于所述SOC芯片的最大工作频率。


2.根据权利要求1所述的上电控制方法，其特征在于，在对所述第一时钟信号进行校准之前，所述上电控制方法还包括：
生成上电复位信号。


3.根据权利要求2所述的上电控制方法，其特征在于，在对所述第一时钟信号进行校准之前，所述上电控制方法还包括：
判断所述第一时钟信号是否起振完成且所述上电复位信号是否准备就绪；
若是，则进入对所述第一时钟信号进行校准的步骤。


4.根据权利要求1所述的上电控制方法，其特征在于，在对所述第一时钟信号进行校准之前，所述上电控制方法还包括：
判断所述SOC芯片是否烧录校准数据；
若是，则对所述第一时钟信号进行校准处理；
若否，则将所述第一时钟信号作为所述目标时钟信号进行输出。


5.根据权利要求1所述的上电控制方法，其特征在于，在对所述第一时钟信号进行校准之后，所述上电控制方法还包括：
判断校准后的第一时钟信号是否处于稳定状态；
若是，则进入判断所述PLL倍频电路是否处于锁定状态的步骤。


6.一种SOC芯片，其特征在于，所述SOC芯片包括：PBL模块、OSC电路、TRIM模块和PLL倍频电路；
所述OSC电路用于在所述SOC芯片上电后，生成第一时钟信号；
所述TRIM模块用于对所述第一时钟信号进行校准；
所述PLL倍频电路用于向所述PBL模块发送锁定信号；
所述PB...

【专利技术属性】
技术研发人员：吴江波，魏昊，吴绍夫，张聪，张天立，
申请(专利权)人：上海艾为电子技术股份有限公司，
类型：发明
国别省市：上海;31