三维半导体存储器装置制造方法及图纸

提供了一种三维半导体存储器装置，所述三维半导体存储器装置包括：多条第一导线，在第一方向上水平延伸；第二导线，在与第一方向垂直的第二方向上竖直延伸；以及存储器单元，位于第一导线和第二导线之间的交叉点处。所述多条第一导线在与第一方向交叉的第三方向上彼此侧向地间隔开。每个存储器单元包括水平布置的可变电阻元件和开关元件。可变电阻元件包括：第一可变电阻图案和第二可变电阻图案，布置在第二方向上；第一电极，位于第一可变电阻图案与第一导线之间；第二电极，位于第二可变电阻图案与第二导线之间；以及第三电极，位于第一可变电阻图案与第二可变电阻图案之间。

【技术实现步骤摘要】
三维半导体存储器装置于2019年6月12日在韩国知识产权局提交的第10-2019-0069618号且专利技术名称为“三维半导体存储器装置(ThreeDimensionalSemiconductorMemoryDevices)”的韩国专利申请通过引用全部包含于此。
本公开的示例实施例涉及三维半导体存储器装置，更具体地，涉及包括可变电阻存储器单元的三维半导体存储器装置。
技术介绍
半导体装置被高度集成以满足高性能和低成本的需求。例如，二维(2D)或平面半导体装置的集成程度主要由用于单位存储器单元的面积确定。因此，2D或平面半导体装置的集成度取决于用于精细图案形成的技术。然而，在2D或平面半导体制造工艺中的这样的精细图案形成需要高成本的设备，限制了2D或平面半导体装置的集成度的增加。已经开发了包括三维布置的存储器单元的三维半导体存储器装置以克服上述限制。此外，根据对高容量和低功率存储器装置的需求，已经研究了非易失性且不刷新的下一代存储器装置，诸如相变随机存取存储器(PRAM)、纳米浮栅存储器、聚合物RAM(PoRAM)、磁性RAM(MRAM)、铁电RAM(FRAM)或电阻式RAM(RRAM)。
技术实现思路
根据示例实施例，一种三维半导体存储器装置可以包括：基底；多条第一导线，在与基底的上表面平行的第一方向上延伸，并且在与第一方向交叉且与基底的上表面平行的第二方向上彼此间隔开；第二导线，在与第一方向和第二方向垂直的第三方向上延伸；以及多个存储器单元，设置在多条第一导线与第二导线之间的交叉点处，多个存储器单元中的每个包括在第二方向上水平布置的可变电阻元件和开关元件。可变电阻元件可以包括：第一可变电阻图案和第二可变电阻图案，布置在第二方向上；第一电极，位于第一可变电阻图案与第一导线之间；第二电极，位于第二可变电阻图案与第二导线之间；以及第三电极，位于第一可变电阻图案与第二可变电阻图案之间。第一电极、第二电极和第三电极可以具有不同的电阻率。根据示例实施例，一种三维半导体存储器装置可以包括：基底；第一导线，在与基底的上表面平行的第一方向上延伸；第二导线，在与基底的上表面垂直的第二方向上延伸并与第一导线交叉；以及多个存储器单元，设置在第一导线与第二导线之间。所述多个存储器单元中的每个可以包括布置在与第一方向和第二方向交叉且与基底的上表面平行的第三方向上的第一可变电阻图案和第二可变电阻图案。第一可变电阻图案和第二可变电阻图案中的每个可以包括：侧壁部分，与第一导线的侧壁相邻；以及多个水平部分，从侧壁部分的相对的端部在第三方向上延伸。根据示例实施例，一种三维半导体存储器装置可以包括：基底；多个堆叠结构和多个掩埋绝缘图案，在与基底的上表面平行的第一方向上交替地布置在基底上，多个堆叠结构中的每个包括在与基底的上表面垂直的第二方向上彼此交替地堆叠的多个存储器单元和多个绝缘层；多条第一导线，在第一方向上延伸，位于多个存储器单元的第一侧处并在第二方向上堆叠；以及多条第二导线，设置在多个掩埋绝缘图案中的相应的掩埋绝缘图案之间，位于多个存储器单元的第二侧处，多个存储器单元的第二侧与多个存储器单元的第一侧相对。多个存储器单元中的每个存储器单元可以包括多个可变电阻图案和位于多个可变电阻图案中的相应的可变电阻图案之间的多个电极。多个电极可以具有不同的电阻率。附图说明通过参照附图详细地描述示例性实施例，特征对于本领域技术人员将变得明显。图1示出了根据示例实施例的三维半导体存储器装置的示意性透视图。图2示出了根据示例实施例的三维半导体存储器装置的平面图。图3A和图3B分别示出了沿图2的线I-I'和线II-II'截取的剖视图。图4示出了图3A的部分A的放大视图。图5示出了根据示例实施例的三维半导体存储器装置的示意性透视图。图6示出了沿图5的线III-III'截取的剖视图。图7示出了图6的部分B的放大视图。图8示出了根据示例实施例的三维半导体存储器装置的平面图。图9A和图9B分别示出了沿图8的线IV-IV'和线V-V'截取的剖视图。图10A、图10B、图10C和图10D示出了图9A的部分C的放大视图。图11示出了根据示例实施例的三维半导体存储器装置的平面图。图12A和图12B分别示出了沿图11的线VI-VI'和线VII-VII'截取的剖视图。图13A、图13B、图14A、图14B、图15A、图15B、图16、图17和图18示出了根据示例实施例的制造三维半导体存储器装置的方法中的阶段的剖视图。图13A、图14A、图15A、图16、图17和图18是沿图2的线I-I'截取的剖视图，图13B、图14B和图15B是沿图2的线II-II'截取的剖视图。图19、图20、图21、图22、图23和图24示出了制造三维半导体存储器装置的方法中的阶段的剖视图，并且是沿图2的线I-I'截取的剖视图。具体实施方式现在将在下文中参照附图更全面地描述各种示例实施例。贯穿本申请，同样的附图标记可以表示同样的元件。图1是示出根据示例实施例的三维半导体存储器装置的示意性透视图。参照图1，三维(3D)半导体存储器装置可以包括交叉点存储器单元阵列，所述交叉点存储器单元阵列包括三维地布置在基底100上的存储器单元MC1和MC2。交叉点存储器单元阵列可以包括：字线WL1和WL2；位线BL，与字线WL1和WL2交叉；以及存储器单元MC1和MC2，布置在字线WL1和WL2与位线BL之间的交叉点处。字线WL1和WL2可以包括：第一字线WL1，位于位线BL的第一侧处；以及第二字线WL2，位于位线BL的第二侧处，位线的第二侧与位线BL的第一侧相对。第一字线WL1和第二字线WL2可以沿平行于基底100的上表面的第一方向D1延伸。第一字线WL1可以在与基底100的上表面垂直的第三方向D3上堆叠。第二字线WL2可以在第三方向D3上堆叠。第二字线WL2可以与第一字线WL1在第二方向D2上间隔开，并且位线BL位于第二字线WL2与第一字线WL1之间。第二方向D2可以平行于基底100的上表面，并且可以与第一方向D1交叉。位线BL可以在第三方向D3上延伸，并且可以在第一方向D1上彼此间隔开布置。尽管在附图中位线BL示例性地在第三方向D3上延伸，但是实施例不限于此。在一些实施例中，位线BL可以在第一方向D1上延伸，字线WL1和WL2可以在第三方向D3上延伸。存储器单元MC1和MC2可以包括：第一存储器单元MC1，设置在位线BL与第一字线WL1之间的交叉点处；以及第二存储器单元MC2，设置在位线BL与第二字线WL2之间的交叉点处。可以通过选择第一字线WL1和第二字线WL2中的相应的字线以及位线BL中的相应的位线来选择第一存储器单元MC1和第二存储器单元MC2中的任何存储器单元。第一存储器单元MC1和第二存储器单元MC2中在第二方向D2的相邻的存储器单元可以共用相应的位线BL。第一存储器单元MC1和第二存储器单元MC2中本文档来自技高网...

【技术保护点】
1.一种三维半导体存储器装置，所述三维半导体存储器装置包括：/n基底；/n多条第一导线，在与基底的上表面平行的第一方向上延伸，并且在与第一方向交叉且与基底的上表面平行的第二方向上彼此间隔开；/n第二导线，在与基底的上表面垂直的第三方向上延伸；以及/n多个存储器单元，位于所述多条第一导线与第二导线之间的交叉点处，所述多个存储器单元中的每个存储器单元包括在第二方向上水平布置的可变电阻元件和开关元件，/n其中，可变电阻元件包括：/n第一可变电阻图案和第二可变电阻图案，布置在第二方向上；/n第一电极，位于第一可变电阻图案与第一导线之间；/n第二电极，位于第二可变电阻图案与第二导线之间；以及/n第三电极，位于第一可变电阻图案与第二可变电阻图案之间，第一电极、第二电极和第三电极具有不同的电阻率。/n

【技术特征摘要】
20190612 KR 10-2019-00696181.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
基底；
多条第一导线，在与基底的上表面平行的第一方向上延伸，并且在与第一方向交叉且与基底的上表面平行的第二方向上彼此间隔开；
第二导线，在与基底的上表面垂直的第三方向上延伸；以及
多个存储器单元，位于所述多条第一导线与第二导线之间的交叉点处，所述多个存储器单元中的每个存储器单元包括在第二方向上水平布置的可变电阻元件和开关元件，
其中，可变电阻元件包括：
第一可变电阻图案和第二可变电阻图案，布置在第二方向上；
第一电极，位于第一可变电阻图案与第一导线之间；
第二电极，位于第二可变电阻图案与第二导线之间；以及
第三电极，位于第一可变电阻图案与第二可变电阻图案之间，第一电极、第二电极和第三电极具有不同的电阻率。


2.如权利要求1中所述的三维半导体存储器装置，其中，第三电极的电阻率比第一电极和第二电极中的每个的电阻率小。


3.如权利要求2中所述的三维半导体存储器装置，其中，第一电极的电阻率比第二电极的电阻率大。


4.如权利要求1中所述的三维半导体存储器装置，其中，第一电极、第二电极和第三电极中的每个包括掺杂有杂质的导电材料，并且第一电极、第二电极和第三电极的杂质浓度不同。


5.如权利要求1中所述的三维半导体存储器装置，其中，可变电阻元件还包括：
第三可变电阻图案和第四可变电阻图案，在第二电极与第二导线之间布置在第二方向上；
第四电极，位于第三可变电阻图案与第四可变电阻图案之间；以及
第五电极，位于第四可变电阻图案与第二导线之间，
其中，第四电极和第五电极中的每个具有与第一电极至第三电极中的每个的电阻率不同的电阻率。


6.如权利要求5中所述的三维半导体存储器装置，其中，第一电极的电阻率比第二电极至第五电极中的每个的电阻率大，并且第三电极的电阻率比第二电极、第四电极和第五电极中的每个的电阻率小。


7.如权利要求6中所述的三维半导体存储器装置，其中，第四电极的电阻率比第二电极的电阻率大，并且第五电极的电阻率比第二电极的电阻率小。


8.如权利要求1中所述的三维半导体存储器装置，其中，第一可变电阻图案和第二可变电阻图案中的每个包括：侧壁部分，与第一导线中的每条相邻；以及多个水平部分，从侧壁部分的相对的端部在第二方向上延伸。


9.如权利要求8中所述的三维半导体存储器装置，其中：
第一电极至第三电极中的每个包括：第一部分，与第一可变电阻图案和第二可变电阻图案中的每个的侧壁部分接触；以及多个第二部分，从第一部分延伸并与第一可变电阻图案和第二可变电阻图案中的每个的所述多个水平部分接触，并且
第一部分具有与所述多个第二部分中的每个的电阻率不同的电阻率。


10.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
基底；
第一导线，在与基底的上表面平行的第一方向上延伸；
第二导线，在与基底的上表面垂直的第二方向上延伸并与第一导线交叉；以及
多个存储器单元，位于第一导线与第二导线之间，
其中，所述多个存储器单元中的每个存储器单元包括布置在与第一方向和第二方向交叉且与基底的上表面平行的第...

【专利技术属性】
技术研发人员：宋时虎，朴正熙，赵昶贤，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR