具有数据处理引擎阵列的装置制造方法及图纸

装置可以包括多个数据处理引擎(304)。每个数据处理引擎(304)可以包括核心(602)和存储器模块(604)。每个核心(602)可以被配置成访问相同数据处理引擎[304]中的存储器模块(604)和多个数据处理引擎(304)中的至少一个其他数据处理引擎(304)内的存储器模块(604)。

【技术实现步骤摘要】
【国外来华专利技术】具有数据处理引擎阵列的装置
本公开涉及集成电路装置(装置)，并且更具体地，涉及包括数据处理引擎和/或数据处理引擎阵列的装置。
技术介绍
可编程集成电路(IC)是指包括可编程电路的一种类型的IC。可编程IC的一个示例是现场可编程门阵列(FPGA)。FPGA的特征在于包括可编程电路块。可编程电路块的示例包括但不限于输入/输出块(IOB)、可配置逻辑块(CLB)、专用随机存取存储器块(BRAM)、数字信号处理块(DSP)、处理器、时钟管理器和延迟锁定环(DLL)。通过将配置数据(有时称为配置比特流)加载到装置中，可以在可编程IC的可编程电路系统内物理地实现电路设计。配置数据可以被加载到装置的内部配置存储器单元中。各个配置存储器单元的集合状态确定可编程IC的功能。例如，由各种可编程电路块执行的特定操作和可编程IC的可编程电路块之间的连接性由一旦加载有配置数据的配置存储器单元的集合状态来定义。
技术实现思路
在一个或多个实施例中，装置可以包括多个数据处理引擎。每个数据处理引擎可以包括一个核心和一个存储器模块。每个核心可以被配置成访问相同数据处理引擎中的存储器模块和多个数据处理引擎中的至少一个其他数据处理引擎内的存储器模块。在一个或多个实施例中，方法可以包括第一数据处理引擎的第一核心生成数据，第一核心将数据写入第一数据处理引擎内的第一存储器模块，并且第二数据处理引擎的第二核心从第一存储器模块读取数据。在一个或多个实施例中，装置可以包括多个数据处理引擎、子系统和耦合到多个数据处理引擎和子系统上的片上系统(SoC)接口块。SoC接口块可以被配置成在子系统与多个数据处理引擎之间交换数据。在一个或多个实施例中，SoC接口块的瓦片可以包括存储器映射交换机，存储器映射交换机被配置成将配置数据的第一部分提供给相邻瓦片，并且将配置数据的第二部分提供给多个数据处理引擎中的一个数据处理引擎。瓦片可以包括流交换机，流交换机被配置成将第一数据提供给至少一个相邻瓦片且将第二数据提供给多个数据处理引擎中的数据处理引擎。瓦片可以包括被配置成接收在瓦片内产生的事件和来自瓦片外部的电路的事件的事件广播电路系统，其中事件广播电路系统是可编程的，以便将事件中的选定事件提供给选定的目的地。瓦片可以包括接口电路，接口电路将存储器映射交换机、流交换机和事件广播电路系统耦合到包括瓦片的装置的子系统。在一个或多个实施例中，装置可以包括多个数据处理引擎。数据处理引擎中的每个数据处理引擎可以包括一个核心和一个存储器模块。多个数据处理引擎可以被组织在多个行中。每个核心可以被配置成通过对相邻数据处理引擎的存储器模块的共享访问来与多个数据处理引擎中的其他相邻数据处理引擎进行通信。在一个或多个实施例中，装置可以包括多个数据处理引擎。数据处理引擎中的每个数据处理引擎可以包括具有多个存储体的存储池、各自耦合到存储池并且被配置成访问多个存储体的多个核心、耦合到存储池和至少一个相邻数据处理引擎的存储器映射交换机、以及耦合到多个核心中的每个核心并耦合到至少一个相邻数据处理引擎的流交换机的流交换机。提供这个
技术实现思路
部分仅是为了介绍某些概念，而不是标识所要求保护的主题的任何关键或必要特征。本专利技术布置的其它特征将从附图和下面的详细描述中变得明显。附图说明本专利技术布置通过附图中的示例来说明。然而，附图不应被解释为将本专利技术布置限制到仅示出的特定实施方案。通过阅读以下具体描述并且参考附图，各个方面和优点将变得显而易见。图1示出包括数据处理引擎(DPE)阵列的装置的示例。图2A、图2B、图2C和图2D示出具有一个或多个DPE阵列的装置的示例架构。图3示出包括DPE阵列的装置的另一个示例架构。图4A和图4B示出具有一个或多个DPE阵列的装置的多管芯实施方案的示例。图5A、图5B、图5C、图5D、图5E、图5F和图5G示出具有DPE阵列的装置的示例性多管芯实施方案。图6示出DPE阵列的DPE的示例架构。图7示出多个DPE之间的示例连接性。图8示出图6的示例DPE架构的其他方面。图9示出DPE的核心的级联接口的示例连接性。图10A、图10B、图10C、图10D和图10E示出DPE之间的连接性的示例。图11示出DPE内的事件处理电路系统的示例。图12示出DPE的另一个示例架构。图13示出DPE阵列的示例架构。图14A、图14B和图14C示出用于实施片上系统(SoC)接口块的瓦片的示例架构。图15示出SoC接口块的瓦片的可编程逻辑接口的示例实施方案。图16示出SoC接口块的瓦片的片上网络(NoC)流接口的示例实施方案。图17示出SoC接口块的瓦片的直接存储器存取(DMA)引擎的示例实施方案。图18示出多个DPE的示例架构。图19示出多个DPE的另一个示例架构。图20示出配置DPE阵列的示例方法。图21示出DPE阵列的操作的示例方法。图22示出DPE阵列的操作的另一个示例方法。图23示出DPE阵列的操作的另一个示例方法。图24示出DPE阵列的操作的另一个示例方法。具体实施方式虽然本公开以限定新颖特征的权利要求结束，但是相信通过结合附图考虑说明书，将更好地理解本公开内描述的各种特征。出于说明的目的，提供了本文描述的过程、机器、制造及其任何变化。在本公开内描述的具体结构和功能细节不应被解释为限制性的，而仅作为权利要求的基础以及作为用于教导本领域技术人员以各种方式采用在实际上任何适当的详细结构中描述的特征的代表性基础。此外，本公开内使用的术语和短语不旨在是限制性的，而是提供对所描述的特征的可理解的描述。本公开涉及包括一个或多个数据处理引擎(DPE)和/或DPE阵列的集成电路装置(一些集成电路装置)。DPE阵列是指多个硬连线的电路块。多个电路块可以是可编程的。DPE阵列可以包括多个DPE和片上系统(SoC)接口块。通常，DPE包括能够提供数据处理能力的核心。DPE还包括可以由DPE中的一个核心或多个核心访问的存储器模块。在特定实施例中，DPE的存储器模块还可以由DPE阵列的不同DPE中的一个或多个其他核心访问。DPE还可以包括DPE互连。DPE互连是指能够实施与DPE阵列的其他DPE的通信和/或与包括DPE阵列的装置的不同子系统的通信的电路系统。DPE互连还可以支持DPE的配置。在特定实施例中，DPE互连能够传送控制数据和/或调试数据。可以使用各种不同架构中的任何架构来组织DPE阵列。在一个或多个实施例中，DPE阵列可以被组织在一个或多个行以及一个或多个列中。在一些情况中，DPE的列和/或行是对齐的。在一些实施例中，每个DPE可以包括耦合到存储器模块上的单个核心。在其他实施例中，DPE阵列的一个或多个或每个DPE可以被实施成包括耦合到存储器模块上的两个或更多个核心。在一个或多个实施例中，DPE阵列被实施为同质结构，其中每个本文档来自技高网...

【技术保护点】
1.一种装置，包括：/n多个数据处理引擎；/n其中每个数据处理引擎包括核心和存储器模块；并且/n其中每个核心被配置成访问相同数据处理引擎中的所述存储器模块和所述多个数据处理引擎中的至少一个其他数据处理引擎内的存储器模块。/n

【技术特征摘要】
【国外来华专利技术】20180403 US 15/944,3071.一种装置，包括：
多个数据处理引擎；
其中每个数据处理引擎包括核心和存储器模块；并且
其中每个核心被配置成访问相同数据处理引擎中的所述存储器模块和所述多个数据处理引擎中的至少一个其他数据处理引擎内的存储器模块。


2.根据权利要求1所述的装置，其中每个核心被配置成访问多个相邻数据处理引擎的所述存储器模块。


3.根据权利要求1或2所述的装置，其中所述多个数据处理引擎的所述核心被直接耦合。


4.根据权利要求1至3中任一项所述的装置，其中所述多个数据处理引擎中的每个数据处理引擎是硬连线且可编程的电路块。


5.根据权利要求1至4中任一项所述的装置，其中每个数据处理引擎包括：
互连电路系统，所述互连电路系统包括被配置成与从所述多个数据处理引擎中选定的一个或多个数据处理引擎通信的流交换机。


6.根据权利要求5所述的装置，其中所述流交换机是可编程的，以与一个或多个选定的所述数据处理引擎通信。


7.根据权利要求5或6所述的装置，还包括：
子系统；和
片上系统(SoC)接口块，所述片上系统接口块被配置成将所述多个数据处理引擎耦合到所...

【专利技术属性】
技术研发人员：G·H·比尔斯基，J·J·诺古拉·塞拉，B·奥兹古尔，J·兰格，R·L·瓦尔克，R·D·维蒂格，K·A·维塞斯，P·B·詹姆斯罗克斯比，C·H·迪克，
申请(专利权)人：赛灵思公司，
类型：发明
国别省市：美国;US