【技术实现步骤摘要】
一种提高CHSI接收数据可靠性的FPGA抗干扰处理方法
本专利技术属于数字信号处理领域，涉及一种FPGA数据处理方法，尤其涉及一种提高CHSI接收数据可靠性的FPGA抗干扰处理方法。
技术介绍
国外相关通信技术标准中提出了CHSI(CryptoHostSerialInterface)串行总线通信方式，用于通信发送方和接收方之间的数据传输。其中CHSI总线包括CHSI发送总线和CHSI接收总线，每组总线都有TTL电平的时钟CLK信号和数据DATA信号。CHSI串行接口的实时传输率为16Mbit/S，主、从通信设备之间的数据报文的发送和接收分别通过两组独立的信号线进行独立传输，每组信号线两个，一个是时钟线ClK，另外一个是数据线DATA；电气特性为TTL电平。CHSI串行数据帧结构特点为，按整个数据帧从左到右的顺序，首个字节表示数据包的路由，分为两组，高位4比特表示信宿，低位4比特表示信源；第二个字节表示数据包标识，分为两组，高位4比特表示消息类别，低位4比特表示消息编号；第三个字节表示消息内容长度，即从0至256个字节...
【技术保护点】
1.一种提高CHSI接收数据可靠性的FPGA抗干扰处理方法，其特征在于，所述FPGA抗干扰处理方法至少包括：/nS1：将原始CHSI总线的TTL串行时钟CLK、数据DATA输入至FPGA；/nS2：由FPGA对输入异步信号的同步处理；/nS3：完成对输入数据去波形毛刺处理；/nS4：完成对波形突发错位位置检测；/nS5：完成自适应波形调整；/nS6：CHSI输入数据采集；/nS7：对接收数据报文的CRC校验；/nS8：数据报文的字头及长度判断。/n
【技术特征摘要】
1.一种提高CHSI接收数据可靠性的FPGA抗干扰处理方法，其特征在于，所述FPGA抗干扰处理方法至少包括：
S1：将原始CHSI总线的TTL串行时钟CLK、数据DATA输入至FPGA；
S2：由FPGA对输入异步信号的同步处理；
S3：完成对输入数据去波形毛刺处理；
S4：完成对波形突发错位位置检测；
S5：完成自适应波形调整；
S6：CHSI输入数据采集；
S7：对接收数据报文的CRC校验；
S8：数据报文的字头及长度判断。
2.如权利要求1所述的提高CHSI接收数据可靠性的FPGA抗干扰处理方法，其特征在于，所述步骤S1具体包括：
S11：实时检测时钟CLK和数据DATA信号波形的状态是否发生变化；
S12：根据标准中定义的CHSI输入时钟CLK和数据DATA的波形时序，在空闲态时，时钟CLK和数据DATA的波形的逻辑电平均为“1”高电平，完成信号初始态的检测。
3.如权利要求2所述的提高CHSI接收数据可靠性的FPGA抗干扰处理方法，其特征在于，所述步骤S2具体包括：
S21：FPGA中调用3个D触发器；
S22：采用128Mhz时钟分别对输入的时钟CLK和数据DATA信号进行延时3拍。
4.如权利要求3所述的提高CHSI接收数据可靠性的FPGA抗干扰处理方法，其特征在于，所述步骤S3具体包括：
S31：FPGA采用128Mhz时钟同步采样串行16Mhz/s输入的时钟CLK、数据DATA信号，并做延时处理；
S32：波形反窄处理，对同步处理后的CLK时钟和DATA数据信号波形，分别延迟3个128Mhz时钟周期；
S33：波形展宽处理，对“反窄”后的CLK时钟和DATA数据信号分别延迟3个128Mhz时钟周期；
S34：波形再展宽处理，对步骤S33中展宽后的CLK时钟和DATA数据信号波形分别延迟3个128Mhz时钟周期；
S35：波形再反窄处理，对步骤S34中再展宽后的CLK时钟和DATA数据信号分别延迟3个128Mhz时钟周期，实现了CLK时钟和DATA数据信号波形的第二次还原。
5.如权利要求4所述的提高CHSI接收数据可靠性的FPGA抗干扰处理方法，其特征在于，所述步骤S4具体包括：
S41：对去掉毛刺处理后的CHSI时钟CLK和...
【专利技术属性】
技术研发人员：李建秋，王爱国，李正勇，张江，
申请(专利权)人：四川九洲空管科技有限责任公司，
类型：发明
国别省市：四川;51
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