快速循环冗余校验码生成制造技术

本公开的实施例涉及快速循环冗余校验码生成。提供了用于快速循环冗余校验码生成的系统和方法。例如，一种方法包括：将比特序列表示为基为2的伽罗瓦域上的多项式；将多项式分成多个部分多项式，其中，多项式等于部分多项式的和；同时生成针对部分多项式中的每个部分多项式的相应的部分CRC码；根据多项式中的相应的部分多项式的位置来对每个部分CRC码进行加权；以及对经加权的部分CRC码求和。

【技术实现步骤摘要】
快速循环冗余校验码生成
技术介绍
所公开的技术总体上涉及数据通信网络，并且更具体地，一些实施例涉及在这样的网络中校验数据中的错误。附图说明根据一个或多个各种实施例，参考以下附图详细描述本公开。附图仅出于图示的目的被提供并且仅仅描绘典型或示例实施例。图1图示了可以为诸如企业、教育机构、政府部门、医疗机构的组织或其他组织实现的网络配置的一个示例。图2图示了网络字节顺序中的以太网数据分组与消息多项式项和系数之间的关系。图3图示了根据所公开的技术的一个实施例的使用叠加原理的CRC生成器的实施例。图4图示了根据一个实施例的用于为生成器多项式生成H变换矩阵的技术。图5图示了根据所公开的技术的一个实施例的CRC码生成器和校验器。图6是根据所公开的技术的实施例的用于为比特序列生成CRC码的示例计算组件或设备的框图。图7描绘了本文描述的实施例可以被实现在其中的示例计算机系统的框图。附图不是穷举的并且不将本公开限制于所公开的精确形式。具体实施方式在诸如数据通信网络的系统中，数据可以在本文档来自技高网...

【技术保护点】
1.一种用于针对比特序列生成循环冗余校验(CRC)码的装置，所述装置包括：/n第一组逻辑门，其被配置为将所述比特序列表示为基为2的伽罗瓦域上的多项式；/n第二组逻辑门，其被配置为将所述多项式分成多个部分多项式，其中所述多项式等于所述部分多项式的和；/n第三组逻辑门，其被配置为同时生成针对所述部分多项式中的每个部分多项式的相应的部分CRC码；/n第四组逻辑门，其被配置为根据所述多项式中的所述相应的部分多项式的位置来对每个部分CRC码进行加权；以及/n第五组逻辑门，其被配置为对经加权的部分CRC码求和。/n

【技术特征摘要】
20190610 US 16/436,1011.一种用于针对比特序列生成循环冗余校验(CRC)码的装置，所述装置包括：
第一组逻辑门，其被配置为将所述比特序列表示为基为2的伽罗瓦域上的多项式；
第二组逻辑门，其被配置为将所述多项式分成多个部分多项式，其中所述多项式等于所述部分多项式的和；
第三组逻辑门，其被配置为同时生成针对所述部分多项式中的每个部分多项式的相应的部分CRC码；
第四组逻辑门，其被配置为根据所述多项式中的所述相应的部分多项式的位置来对每个部分CRC码进行加权；以及
第五组逻辑门，其被配置为对经加权的部分CRC码求和。


2.根据权利要求1所述的装置，其中所述第三组逻辑门包括：
第六组逻辑门，其被配置为将所述部分多项式除以CRC多项式，并且获得所述除的余数。


3.根据权利要求1所述的装置，其中所述第四组逻辑门被配置为将所述部分多项式乘以相应的权重矩阵。


4.根据权利要求1所述的装置，还包括：
第六组逻辑门，其被配置为通过使对应于前导部分多项式的所述经加权的部分CRC码归零来从所述CRC码排除所述前导部分多项式的贡献。


5.根据权利要求1所述的装置，还包括：
第六组逻辑门，其被配置为通过将所述经加权的部分CRC码的和乘以变换矩阵来从所述CRC码排除尾部部分多项式的贡献。


6.根据权利要求1所述的装置，其中：
所述比特序列表示数据分组；并且
所述装置还包括第六组逻辑门，所述第六组逻辑门被配置为将所述CRC码附加到所述数据分组。


7.根据权利要求1所述的装置，还包括：
第六组逻辑门，其被配置为将所述CRC码转换为IEEE802.3CRC码格式。


8.一种系统，包括：
硬件处理器；以及
非瞬态机器可读存储介质，其被编码有由所述硬件处理器可执行以执行用于针对比特序列生成循环冗余校验(CRC)码的操作的指令，所述操作包括：
将所述比特序列表示为基为2的伽罗瓦域上的多项式；
将所述多项式分成多个部分多项式，其中所述多项式等于所述部分多项式的和；
同时生成针对所述部分多项式中的每个部分多项式的相应的部分CRC码；
根据所述多项式中的所述相应的部分多项式的位置来对每个部分CRC码进行加权；以及
对经加权的部分CRC码求和。


9.根据权利要求8所述的系统，其中生成针对所述部分多项式中的每个部分多项式的所述相应的...

【专利技术属性】
技术研发人员：M·A·格拉韦尔，
申请(专利权)人：慧与发展有限责任合伙企业，
类型：发明
国别省市：美国;US