【技术实现步骤摘要】
具有键合和共享逻辑电路的存储器阵列
技术介绍
闪速存储器(诸如NAND闪速存储器)是非易失性存储介质。闪速存储器阵列通常耦合到便于存储器阵列的操作的逻辑电路。逻辑电路具有存储器阵列的部件，诸如字线驱动器、位线驱动器和感测放大器。逻辑电路例如包括互补金属氧化物半导体(CMOS)逻辑。用于形成存储器阵列的过程的热循环经常不利地影响逻辑电路。如将按照本公开内容认识到的并且依次解释的，存在与降低逻辑电路的复杂度、功率消耗和/或成本(例如，存储器的每位成本)以及避免在逻辑电路上的存储器阵列处理的热循环的不利影响相关联的许多重大问题。附图说明图1示出了根据一些实施方式的包括第一存储器阵列、第二存储器阵列和逻辑电路的集成存储器结构的横截面视图，其中，第一键合界面层在第一存储器阵列和逻辑电路之间，以及第二键合界面层在第二存储器阵列和逻辑电路之间。图2A-2C示出了根据一些实施方式的使用熔融键合过程来键合存储器阵列和逻辑电路、从而在存储器阵列和逻辑电路之间形成键合界面层的示例过程。图3A-B示出了根据一些实施方式的使用混合键合过程来...
【技术保护点】
1.一种集成电路存储器，包括：/n存储器阵列，其包括多个存储器单元；/n逻辑电路；以及/n层，其包括硅并具有至少3000埃的厚度，所述层在所述存储器阵列和所述逻辑电路之间。/n
【技术特征摘要】 【专利技术属性】
20190611 US 16/437,4451.一种集成电路存储器，包括：
存储器阵列，其包括多个存储器单元；
逻辑电路；以及
层，其包括硅并具有至少3000埃的厚度，所述层在所述存储器阵列和所述逻辑电路之间。
2.根据权利要求1所述的集成电路存储器，其中：
所述存储器阵列包括第一侧壁和相对的第二侧壁；以及
所述层从所述第一侧壁延伸到所述第二侧壁。
3.根据权利要求1所述的集成电路存储器，其中，所述层还包括氧或氮中的至少一者。
4.根据权利要求1所述的集成电路存储器，其中，所述逻辑电路包括地址解码器、缓冲器、字线驱动器、位线驱动器、感测放大器、分压器、电荷泵和/或数字逻辑块中的一者或多者。
5.根据权利要求1所述的集成电路存储器，其中，所述逻辑电路包括：
在5伏特(V)到30V的范围内的第一电压处操作的第一一个或多个晶体管；以及
在0.9V到5V的范围内的第二电压处操作的第二一个或多个晶体管。
6.根据权利要求1所述的集成电路存储器，其中，所述逻辑电路包括互补金属氧化物半导体(CMOS)逻辑。
7.根据权利要求1所述的集成电路存储器，其中：
所述存储器阵列被包括在第一裸片中，所述第一裸片键合到包括所述逻辑电路的第二裸片；以及
所述层是在所述第一裸片和所述第二裸片之间的键合界面层。
8.根据权利要求1至7中的任一项所述的集成电路存储器，其中，所述存储器阵列是第一存储器阵列，所述层是第一层，所述集成电路存储器还包括：
第二存储器阵列，其中，所述逻辑电路在所述第一存储器阵列和所述第二存储器阵列之间；以及
第二层，其包括硅并具有至少3000埃的厚度，所述第二层在所述第二存储器阵列和所述逻辑电路之间。
9.根据权利要求8所述的集成电路存储器，其中：
所述第一存储器阵列被包括在第一裸片中，所述第一裸片键合到包括所述逻辑电路的第二裸片；
所述第二存储器阵列被包括在键合到所述第二裸片的第三裸片中；
所述第一层是在所述第一裸片和所述第二裸片之间的第一键合界面层；
所述第二层是在所述第三裸片和所述第二裸片之间的第二键合界面层；以及
所述逻辑电路的一个或多个逻辑部件由所述第一存储器阵列和所述第二存储器阵列共享。
10.根据权利要求1至7中任一项所述的集成电路存储器，其中，所述存储器阵列是第一存储器阵列，所述集成电路存储器还包括第二存储器阵列，其中：
所述第一存储器阵列和所述逻辑电路被包括在第一裸片中；
所述第二存储器阵列被包括在键合到所述第一裸片的第二裸片中；
所述层是在所述第一裸片和所述第二裸片之间的键合界面层；以及
技术研发人员：R·法斯托，K·哈斯纳特，P·马吉，O·W·容格罗特，K·帕拉特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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