脉冲宽度调制驱动级和全桥式D类功率放大器制造技术

一种脉冲宽度调制驱动级，其包含半桥式输出级，栅极控制电路，检测电路以及控制逻辑。该半桥式输出级具有第一晶体管和第二晶体管，其中该第一晶体管和该第二晶体管以串联方式连接于电源电压和基准电压之间。该栅极控制电路用以输出脉冲宽度调制信号以驱动该第一晶体管和该第二晶体管。该检测电路用以在该第二晶体管关闭时检测该第一晶体管和该第二晶体管中的一个的栅极电压是否出现突波电压事件以产生一组控制码。该控制逻辑用以根据该组控制码以改变该脉冲宽度调制信号的延迟时间。

【技术实现步骤摘要】
脉冲宽度调制驱动级和全桥式D类功率放大器
本专利技术所述关于一种具有死区时间(deadtime)控制的脉冲宽度调制驱动级和使用该脉冲宽度调制驱动级的全桥式D类功率放大器。
技术介绍
对半桥式输出级而言，死区时间的控制十分重要。半桥式输出级具有以串连方式连接在供应电源电压和地端之间的高侧金属氧化物半导体场效应晶体管和低侧金属氧化物半导体场效应晶体管。死区时间的控制可以使该高侧金属氧化物半导体场效应晶体管和该低侧金属氧化物半导体场效应晶体管不会同时导通，进而避免晶体管因为短路电流而造成的损害。然而，传统的死区时间控制是由多个简单的逻辑门组成，因此死区时间是固定的时间间隔。由于死区时间会被供应电源电压和制造的变动而影响，有必要提出一种可适于调整死区时间的控制方法应用于该半桥式输出级。
技术实现思路
根据本专利技术实施例的一种脉冲宽度调制驱动级，其包含半桥式输出级，栅极控制电路，检测电路以及控制逻辑。该半桥式输出级具有第一晶体管和第二晶体管，其中该第一晶体管和该第二晶体管以串联方式连接于电源电压和基准电压之间。该栅极控制电路用以输出脉冲宽度调制信号以驱动该第一晶体管和该第二晶体管。该检测电路用以在该第二晶体管关闭时检测该第一晶体管和该第二晶体管中的一个的栅极电压是否出现突波电压事件以产生一组控制码。该控制逻辑用以根据该组控制码以改变该脉冲宽度调制信号的延迟时间。根据本专利技术实施例的一种全桥式D类功率放大器，其包含第一半桥式输出级，第二半桥式输出级，栅极控制电路，检测电路以及控制逻辑。该第一半桥式输出级具有第一晶体管和第二晶体管，其中该第一晶体管和该第二晶体管以串联方式连接于电源电压和基准电压之间。该第二半桥式输出级具有第一晶体管和第二晶体管，其中该第一晶体管和该第二晶体管以串联方式连接于该电源电压和该基准电压之间。该栅极控制电路用以输出第一脉冲宽度调制信号以驱动该第一半桥式输出级中的该第一晶体管和该第二晶体管，和输出第二脉冲宽度调制信号以驱动该第二半桥式输出级中的该第一晶体管和该第二晶体管。该检测电路用以检测该第一半桥式输出级中的该第二晶体管和该第二半桥式输出级中的该第二晶体管的中的一个的栅极电压是否出现突波电压事件以产生一组控制码。该控制逻辑用以根据该组控制码以改变该第一脉冲宽度调制信号和该第二脉冲宽度调制信号的延迟时间。附图说明图1显示结合本专利技术实施例的脉冲宽度调制驱动级的方块示意图图2图显示脉冲宽度调制驱动级的时序图。图3A显示这些死区时间和这些晶体管的栅极切换转变电压的关系。图3B显示这些死区时间和这些晶体管的栅极切换转变电压的关系。图3C显示这些死区时间和这些晶体管的栅极切换转变电压的关系。图4显示结合本专利技术实施例的本专利技术的死区时间控制方法的流程图。图5显示结合本专利技术实施例的脉冲宽度调制驱动级的方块示意图。图6显示脉冲宽度调制驱动级的对应信号的时序图。图7A显示结合本专利技术实施例的检测电路的电路图。图7B显示检测电路在死区时间<0时的波形图。图7C显示检测电路在死区时间>0时的波形图。图8显示结合本专利技术实施例的检测电路中的电压设定电路和比较单元的电路图。图9显示具有双端输出级架构的全桥式D类功率放大器的方块示意图。图10显示结合本专利技术实施例的检测电路的电路图。图11A显示当全桥式D类功率放大器运作于AD模式时输出端的信号。图11B显示当全桥式D类功率放大器运作于AD模式时，第一半桥式输出级、第二半桥式输出级和负载的电流走向。图12A显示当全桥式D类功率放大器运作于BD模式时输出端的信号。图12B显示当全桥式D类功率放大器运作于BD模式时，第一半桥式输出级、第二半桥式输出级和负载的电流走向。图13显示结合本专利技术实施例的本专利技术的死区时间控制方法的流程图。具体实施方式在说明书及后续的权利要求书当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及后续的权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的“包含”或“包括”是开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。图1显示结合本专利技术实施例的脉冲宽度调制(PulseWidthModulation,PWM)驱动级100的方块示意图。参照图1，该脉冲宽度调制驱动级100包含由一对晶体管组成的半桥式输出级12、上桥驱动电路14、下桥驱动电路16以及栅极控制电路18。该半桥式输出级12包含以串连方式连接在供应电源电压PVDD和地端之间的N通道金属氧化物半导体场效应晶体管M1和N通道金属氧化物半导体场效应晶体管M2。该上桥驱动电路14具有以串连方式连接在升压电压BOOT和该半桥式输出级12的输出端之间的P通道金属氧化物半导体场效应晶体管M1P和N通道金属氧化物半导体场效应晶体管M1N。该上桥驱动电路14耦接至该晶体管M1的栅极，以驱动该晶体管M1来稳定在该半桥式输出级12的该输出端的电压VOUT。该下桥驱动电路16具有以串连方式连接在供应电源电压GVDD和地端之间的P通道金属氧化物半导体场效应晶体管M2P和N通道金属氧化物半导体场效应晶体管M2N。该下桥驱动电路16耦接至该晶体管M2的栅极，以驱动该晶体管M2来稳定该输出电压VOUT的电压。图2显示该脉冲宽度调制驱动级100的时序图200。该时序图200表示死区时间DT1和DT2如何基于该晶体管M1和该晶体管M2的栅极的切换转变电压VGLS和VGHS来决定。参照图2，为了避免该半桥式输出级12的交叉导通(cross-conduction)，该死区时间DT1会设置于下桥晶体管(例如该晶体管M2)的导通时间和上桥晶体管(例如该晶体管M1)的导通时间之间，而该死区时间DT2会设置于上桥晶体管(例如该晶体管M1)的导通时间和下桥晶体管(例如该晶体管M2)的导通时间之间。当该晶体管M2的栅极电压VGLS>Vth时，该晶体管M2导通；当该晶体管M1的栅极电压VGHS>VOUT+Vth时，该晶体管M1导通。在这些死区时间DT1和DT2期间，上桥晶体管(例如该晶体管M1)和下桥晶体管(例如该晶体管M2)都是截止的状态。图3A,3B和3C显示这些死区时间DT1和DT2如何影响该晶体管M1和该晶体管M2的栅极的切换转变电压VGLS和VGHS。参照图3A和3C，如果该死区时间DT1<0，该半桥式输出级12的这些晶体管M1和M2可能会同时导通，因此会有短路电流(shortthroughcurrent)和暂态电压产生，其会对这些晶体管M1和M2造成损害。如果该死区时间DT1>0，本文档来自技高网...

【技术保护点】
1.一种脉冲宽度调制驱动级，所述脉冲宽度调制驱动级包含：/n半桥式输出级，具有第一晶体管和第二晶体管，其中所述第一晶体管和所述第二晶体管以串联方式连接于电源电压和基准电压之间；/n栅极控制电路，用以输出脉冲宽度调制信号以驱动所述第一晶体管和所述第二晶体管；/n检测电路，用以在所述第二晶体管关闭时检测所述第一晶体管和所述第二晶体管中的一个的栅极电压是否出现突波电压事件以产生一组控制码；以及/n控制逻辑，用以根据所述组控制码以改变所述脉冲宽度调制信号的延迟时间。/n

【技术特征摘要】
20190604 TW 1081196471.一种脉冲宽度调制驱动级，所述脉冲宽度调制驱动级包含：
半桥式输出级，具有第一晶体管和第二晶体管，其中所述第一晶体管和所述第二晶体管以串联方式连接于电源电压和基准电压之间；
栅极控制电路，用以输出脉冲宽度调制信号以驱动所述第一晶体管和所述第二晶体管；
检测电路，用以在所述第二晶体管关闭时检测所述第一晶体管和所述第二晶体管中的一个的栅极电压是否出现突波电压事件以产生一组控制码；以及
控制逻辑，用以根据所述组控制码以改变所述脉冲宽度调制信号的延迟时间。


2.根据权利要求1所述的脉冲宽度调制驱动级，其中所述检测电路包含：
电压设定电路，用以产生预设值电压；
比较单元，用以检测所述第一晶体管和所述第二晶体管中的一个的所述栅极电压是否大于所述预设值电压；以及
计数器，用以根据所述比较单元的比较结果产生所述组控制码。


3.根据权利要求2所述的脉冲宽度调制驱动级，其中所述检测电路和所述控制逻辑根据信号校正信号而进入校正模式，所述控制逻辑在校正模式下储存所述组控制码以在所述校正模式后的正常模式中使用。


4.根据权利要求2所述的脉冲宽度调制驱动级，其中所述电压设定电路包含：
可编程电流源；以及
电阻；
其中所述可编程电流源流过所述电阻以产生所述预设值电压。


5.根据权利要求4所述的脉冲宽度调制驱动级，其中所述可编程电流源根据所述电源电压调整电流值。


6.根据权利要求4所述的脉冲宽度调制驱动级，其中所述可编程电流源根据转换率调整电流值。


7.一种全桥式D类功率放大器，所述全桥式D类功率放大器包含：
第一半桥式输出级，具有第一晶体管和第二晶体管，其中所述第一晶体管和所述第二晶体管以串联方式连接于电源电压和基准电压之间；
第...

【专利技术属性】
技术研发人员：曹斯钧，黄扬景，许雅绵，
申请(专利权)人：晶豪科技股份有限公司，
类型：发明
国别省市：中国台湾;71