半导体存储器装置制造方法及图纸

提供一种半导体存储器装置。该半导体存储器装置包括：存储器单元阵列，其设置在基板上；位线，其连接至存储器单元阵列；外围电路，其设置在存储器单元阵列和基板之间，外围电路包括晶体管；导线，其设置在存储器单元阵列和晶体管之间；下连接结构，其连接导线和晶体管；以及两个或更多个上连接结构，其连接位线和导线，两个或更多个上连接结构彼此间隔开。

【技术实现步骤摘要】
半导体存储器装置
本公开总体上涉及半导体存储器装置，并且更具体地，涉及三维半导体存储器装置。
技术介绍
半导体存储器装置包括能够存储数据的存储器单元。为了提高存储器单元的集成度，已经提出了三维半导体存储器装置。已经开发了各种三维半导体存储器装置以提高其集成度和稳定性。三维半导体存储器装置的操作可靠性可能由于各种原因而降低。
技术实现思路
根据本公开的实施方式，可以提供一种半导体存储器装置，该半导体存储器装置包括：存储器单元阵列，其设置在基板上；位线，其连接至存储器单元阵列；外围电路，其设置在存储器单元阵列和基板之间，外围电路包括晶体管；导线，其设置在存储器单元阵列和晶体管之间；下连接结构，其连接导线和晶体管；以及两个或更多个上连接结构，其连接位线和导线，两个或更多个上连接结构彼此间隔开。根据本公开的实施方式，可以提供一种半导体存储器装置，该半导体存储器装置包括：位线，其设置在包括晶体管的基板上；导线，其设置在基板和位线之间；下连接结构，其连接在晶体管和导线之间；第一上连接结构和第二上连接结构，其从导线朝向位线延伸以与导线和位线接触；以及第一单元串，其设置在第一上连接结构和第二上连接结构之间，第一单元串连接至位线。根据本公开的实施方式，可以提供一种半导体存储器装置，该半导体存储器装置包括：基板，其包括晶体管；位线，其布置在基板上以在第一方向上彼此间隔开；存储器单元阵列，其设置在位线和基板之间；导线，其设置在存储器单元阵列和基板之间，导线与位线平行地延伸；下连接结构，其分别将晶体管连接至导线；第一上连接结构，其分别将导线连接至位线；以及第二上连接结构，其分别将导线连接至位线。存储器单元阵列可以包括第一栅极层叠结构和第二栅极层叠结构，第一栅极层叠结构设置在位线与基板之间，并且在与第一方向交叉的第二方向上与晶体管交替设置，第二栅极层叠结构在第二方向上与第一栅极层叠结构间隔开并沿第二方向布置。第一上连接结构可以设置在第一栅极层叠结构之间，并且第二上连接结构可以设置在第二栅极层叠结构之间。附图说明图1是示意性地例示根据本公开的实施方式的半导体存储器装置的框图。图2是例示根据本公开的实施方式的存储器单元阵列和页缓冲器电路的示意性布局的平面图。图3和图4是例示根据本公开的实施方式的将图2所示的页缓冲器电路中所包括的晶体管连接至存储器单元阵列的结构的图。图5A至图5E是例示单元串的各种实施方式的立体图。图6是图5C所示的区域X的放大图。图7A至图7E是例示根据本公开的实施方式的将图2所示的页缓冲器电路的晶体管连接至位线的结构的平面图。图8是例示根据本公开的实施方式的存储器系统的配置的框图。图9是例示根据本公开的实施方式的计算系统的配置的框图。具体实施方式本文中公开的特定的结构性描述或功能性描述仅是出于描述根据本公开的构思的实施方式的目的而例示的。根据本公开的构思的实施方式可以通过各种形式实现，并且不能被解释为限于本文阐述的实施方式。将参照附图来描述实施方式的示例。本文参照作为实施方式(和中间结构)的示例的示意图示的截面图示来描述实施方式的示例。这样，由于例如制造技术和/或公差导致的图示形状的变化是可以预期的。因此，实施方式不应被解释为限于本文所例示的特定形状，而是可以包括由例如制造引起的形状偏差。在附图中，为了清楚起见，可能夸大了层和区域的长度和尺寸。附图中相似的附图标记指代相似的元件。还应理解，当层被称为在另一层或基板“上”时，其可以直接在另一层或基板上，或者也可以存在中间层。还应注意，在本说明书中，“连接/联接”不仅指一个组件直接联接另一组件，而且还指一个组件通过中间组件间接联接另一组件。另外，只要没有特别提及，单数形式可以包括复数形式，反之亦然。将理解，尽管术语第一、第二、第三等在本文中可以用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。因此，在不脱离本公开的教导的情况下，以下讨论的第一元件、组件、区域、层或部分可以称为第二元件、组件、区域、层或部分。实施方式提供了一种能够提高其操作可靠性的半导体存储器装置。图1是示意性地例示根据本公开的实施方式的半导体存储器装置的框图。参照图1，半导体存储器装置可以包括设置在基板SUB上的外围电路PC和存储器单元阵列CAR。基板SUB可以是单晶半导体层。例如，基板SUB可以是绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板、或通过选择性外延生长工艺形成的外延膜。存储器单元阵列CAR可以包括多个存储器块。每个存储器块可以包括多个单元串。每个单元串可以电连接至栅极层叠结构、位线和源极线。栅极层叠结构可以包括字线和选择线。每条选择线用作与其对应的选择晶体管的栅电极，并且每条字线用作与其对应的存储器单元的栅电极。外围电路PC可以包括电连接至存储器单元阵列CAR的NMOS晶体管和PMOS晶体管、电阻器和电容器。NMOS晶体管和PMOS晶体管、电阻器和电容器可以用作构成行解码器、列解码器、页缓冲器电路和控制逻辑的元件。外围电路PC可以设置在存储器单元阵列CAR和基板SUB之间。例如，存储器单元阵列CAR可以与外围电路PC交叠。当存储器单元阵列CAR与外围电路PC交叠时，能够减小存储器单元阵列CAR和外围电路PC所占据的基板SUB的面积。图2是例示根据本公开的实施方式的存储器单元阵列和页缓冲器电路的示意性布局的平面图。参照图2，存储器单元阵列CAR可以包括多个存储器块BLK。存储器块BLK可以彼此间隔开。页缓冲器电路PB可以通过相邻存储器块BLK之间的空间而露出。页缓冲器电路PB可以包括在图1所示的外围电路PC中。页缓冲器电路PB可以通过位线BL1至BLm(m是自然数)连接至存储器块BLK。页缓冲器电路PB可以通过位线BL1至BLm从存储器单元阵列CAR读取数据，或者可以通过位线BL1至BLm对存储器单元阵列CAR进行编程。位线BL1至BLm被布置为彼此间隔开。例如，位线BL1至BLm可以布置为在第一方向I上彼此间隔开，并且存储器块BLK可以布置为在与第一方向I交叉的第二方向II上彼此间隔开。例如，第一方向I和第二方向II可以彼此垂直交叉。位线BL1至BLm中的每条可以延伸以与存储器块BLK和页缓冲器电路PB交叠。例如，位线BL1至BLm中的每条可以在第二方向II上延伸。图3和图4是例示根据本公开的实施方式的将图2所示的页缓冲器电路PB中所包括的晶体管连接至存储器单元阵列CAR的结构的图。图3是例示将晶体管HVN连接至存储器单元阵列CAR的结构的示意性立体图。参照图3，外围电路PC可以包括晶体管HVN，并且存储器单元阵列CAR可以包括沿着位线BL1的延伸方向布置的存储器块BLK1至BLKk(k是自然数)。晶体管HVN可以经由本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，该半导体存储器装置包括：/n存储器单元阵列，所述存储器单元阵列被设置在基板上；/n位线，所述位线连接至所述存储器单元阵列；/n外围电路，所述外围电路被设置在所述存储器单元阵列和所述基板之间，所述外围电路包括晶体管；/n导线，所述导线设置在所述存储器单元阵列和所述晶体管之间；/n下连接结构，所述下连接结构连接所述导线和所述晶体管；以及/n两个或更多个上连接结构，所述两个或更多个上连接结构连接所述位线和所述导线，所述两个或更多个上连接结构彼此间隔开。/n

【技术特征摘要】
20190520 KR 10-2019-00590561.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列被设置在基板上；
位线，所述位线连接至所述存储器单元阵列；
外围电路，所述外围电路被设置在所述存储器单元阵列和所述基板之间，所述外围电路包括晶体管；
导线，所述导线设置在所述存储器单元阵列和所述晶体管之间；
下连接结构，所述下连接结构连接所述导线和所述晶体管；以及
两个或更多个上连接结构，所述两个或更多个上连接结构连接所述位线和所述导线，所述两个或更多个上连接结构彼此间隔开。


2.根据权利要求1所述的半导体存储器装置，其中，所述存储器单元阵列中所包括的单元串设置在所述上连接结构之间。


3.根据权利要求1所述的半导体存储器装置，其中，所述导线与所述位线平行地延伸。


4.根据权利要求1所述的半导体存储器装置，其中，所述导线的电阻低于所述位线的电阻。


5.根据权利要求1所述的半导体存储器装置，其中，所述晶体管被包括在用于从所述存储器单元阵列读取数据或对所述存储器单元阵列进行编程的页缓冲器电路中。


6.根据权利要求1所述的半导体存储器装置，其中，所述下连接结构包括：
第一导电接触插塞，所述第一导电接触插塞连接至所述晶体管，所述第一导电接触插塞朝向所述导线延伸；
第一金属图案，所述第一金属图案被设置在所述第一导电接触插塞上；
第二导电接触插塞，所述第二导电接触插塞从所述第一金属图案朝向所述导线延伸；
第二金属图案，所述第二金属图案被设置在所述第二导电接触插塞上；以及
第三导电接触插塞，所述第三导电接触插塞连接在所述第二金属图案和所述导线之间。


7.根据权利要求6所述的半导体存储器装置，其中，
其中，所述第一金属图案包括比所述第一导电接触插塞更宽的面积；并且
其中，所述第二金属图案包括比所述第二导电接触插塞更宽的面积。


8.根据权利要求1所述的半导体存储器装置，其中，所述存储器单元阵列包括设置在所述位线和所述导线之间的存储器块，
其中，每个所述存储器块包括：
栅极层叠结构，所述栅极层叠结构包括彼此间隔开地层叠的栅电极；以及
沟道结构，所述沟道结构贯穿所述栅极层叠结构。


9.根据权利要求8所述的半导体存储器装置，其中，至少一个所述存储器块被设置在彼此相邻的所述上连接结构之间。


10.根据权利要求1所述的半导体存储器装置，其中，所述上连接结构包括：
第一上连接结构，所述第一上连接结构与所述下连接结构交叠；以及
第二上连接结构，所述第二上连接结构与所述第一上连接结构间隔开。


11.一种半导体存储器装置，该半导体存储器装置包括：
位线，所述位线被设置在包括晶体管的基板上；
导线，所述导线被设置在所述基板和所述位线之间；<...

【专利技术属性】
技术研发人员：李相宪，许炫，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR