【技术实现步骤摘要】
指针同步装置及方法、异步FIFO电路、处理器系统
本申请涉及计算机领域，具体而言，涉及一种指针同步装置及方法、异步FIFO电路、处理器系统。
技术介绍
数字集成电路中不同时钟域之间在进行数据传输时，需要经跨时钟域电路处理。跨时钟域电路通常为异步FIFO电路。现有技术中的异步FIFO电路在进行指针的跨时钟域同步时，通常是通过多个数字触发器(DigitalFlip-Flop，简称DFF)以目标时钟域的时钟周期延迟DFF数量个时钟周期的延迟时间，实现指针的同步。现有技术进行指针的跨时钟域同步时的延迟时间较长，无法满足高性能处理器对数据传输的低延迟的需求。
技术实现思路
本申请实施例的目的在于提供一种指针同步装置及方法、异步FIFO电路、处理器系统，用以改善现有技术中指针的跨时钟域同步时的延迟时间较长的问题。第一方面，本申请实施例提供了一种指针同步装置，用于实现指针在不同时钟域之间的同步，所述时钟域包括快时钟域和慢时钟域，所述装置包括存储器、写索引逻辑模块和读索引逻辑模块，所述存储器分别与所述写索引逻辑模...
【技术保护点】
1.一种指针同步装置，其特征在于，用于实现指针在不同时钟域之间的同步，所述时钟域包括快时钟域和慢时钟域，所述装置包括存储器、写索引逻辑模块和读索引逻辑模块，所述存储器分别与所述写索引逻辑模块和读索引逻辑模块连接，所述写索引逻辑模块的时钟周期与所述快时钟域的快时钟周期相同，所述读索引逻辑模块的时钟周期与所述慢时钟域的慢时钟周期相同；/n所述写索引逻辑模块用于根据所述快时钟周期和慢时钟周期确定写入时刻，并在所述写入时刻向所述存储器写入第一指针；/n所述读索引逻辑模块用于根据所述慢时钟周期，从所述存储器中读取第一指针；/n其中，所述写入时刻满足：使得同一第一指针从被所述写索引逻辑...
【技术特征摘要】
1.一种指针同步装置，其特征在于，用于实现指针在不同时钟域之间的同步，所述时钟域包括快时钟域和慢时钟域，所述装置包括存储器、写索引逻辑模块和读索引逻辑模块，所述存储器分别与所述写索引逻辑模块和读索引逻辑模块连接，所述写索引逻辑模块的时钟周期与所述快时钟域的快时钟周期相同，所述读索引逻辑模块的时钟周期与所述慢时钟域的慢时钟周期相同；
所述写索引逻辑模块用于根据所述快时钟周期和慢时钟周期确定写入时刻，并在所述写入时刻向所述存储器写入第一指针；
所述读索引逻辑模块用于根据所述慢时钟周期，从所述存储器中读取第一指针；
其中，所述写入时刻满足：使得同一第一指针从被所述写索引逻辑模块写入存储器到被所述读索引逻辑模块从存储器读出的时间差为第一目标延迟时间。
2.根据权利要求1所述的指针同步装置，其特征在于，所述写索引逻辑模块用于：根据所述快时钟周期和慢时钟周期确定写入时刻，并在所述写入时刻向所述存储器写入第一指针，具体包括：
每经过一个快时钟周期，便令计数值减小所述快时钟周期对应的数值，所述计数值的初始值为所述慢时钟周期对应的数值；
在所述计数值小于0时，向所述存储器写入一个第一指针，并令所述计数值增加所述慢时钟周期对应的数值，所述计数值小于0时对应的时刻为所述写入时刻。
3.根据权利要求1所述的指针同步装置，其特征在于，所述存储器包括预设数量个存储空间，每个所述存储空间用于存储一个指针；
所述写索引逻辑模块具体用于根据所述写入时刻顺次向所述存储器中的预设数量个存储空间中的一个存储空间写入第一指针；
所述读索引逻辑模块用于根据所述慢时钟周期，顺次从所述存储器中的预设数量个存储空间中的一个存储空间读取第一指针。
4.根据权利要求3所述的指针同步装置，其特征在于，每个所述存储空间具有对应的缓存地址，所述装置还包括：写索引信标模块、读索引信标模块以及相位跟踪模块，所述写索引信标模块、读索引信标模块均与所述相位跟踪模块连接，所述相位跟踪模块还与所述写索引逻辑模块连接；
所述写索引信标模块用于产生写信标信号，且在每当所述写索引逻辑模块向目标缓存地址对应的存储空间写入N次第一指针时，令所述写信标信号发生翻转；
所述读索引信标模块用于产生读信标信号，且在每当所述读索引逻辑模块从所述目标缓存地址对应的存储空间读取N次第一指针时，令所述读信标信号发生翻转；
所述相位跟踪模块用于根据所述写信标信号和读信标信号，产生写索引控制信号，并将所述写索引控制信号发送到所述写索引逻辑模块，以使所述写索引逻辑模块调整所述写入时刻。
5.根据权利要求4所述的指针同步装置，其特征在于，还包括M个第一寄存器，所述M个第一寄存器顺次连接于所述读索引信标模块与所述相位跟踪模块之间，用于将所述读索引信标模块产生的读信标信号延迟M个快时钟周期后再传送给所述相位跟踪模块，以实现所述读信标信号由慢时钟域同步到快时钟域。
6.根据权利要求5所述的指针同步装置，其特征在于，所述相位跟踪模块用于根据所述写信标信号和读信标信号，产生写索引控制信号，具体包括：
将所述写信标信号延迟M个快时钟周期与所述第一目标延迟时间之和，得到延迟后的写信标信号；
将所述延迟后的写信标信号与所述延迟M个快时钟周期后的读信标信号进行比对；
若所述延迟后的写信标信号的波形的翻转点早于所述延迟M个快时钟周期后的读信标信号的波形的翻转点，产生WrEarly信号，所述WrEarly信号为表征写入第一指针的时刻早于期望时刻的标志信号；
若所述延迟后的写信标信号的波形的翻转点晚于所述延迟M个快时钟周期后的读信标信号的波形的翻转点，产生WrLate信号，所述WrEarly信号为表征写入第一指针的时刻晚于期望时刻的标志信号。
7.根据权利要求6所述的指针同步装置，其特征在于，所述写索引逻辑模块还用于：
在计数值大于或等于0时，若接收到WrEarly信号，则在计数值本应减小所述快时钟周期对应的数值时，不进行减小所述快时钟周期对应的数值的动作；
在所述计数值大于或等于0时，若接收到WrLate信号，则在计数值本应减小所述快时钟周期对应的数值时，减小两个所述快时钟周期对应的数值；
在所述计数值小于0时，令所述计数值加上所述慢时钟周期对应的数值，以恢复所述计数值大于或等于0的状态。
8.一种指针同步装置，其特征在于，用于实现指针在不同时钟域之间的同步，所述时钟域包括快时钟域和慢时钟域，所述装置包括缓存器、慢写索引逻辑模块和快读索引逻辑模块，所述缓存器分别与所述慢写索引逻辑模块和快读索引逻辑模块连接，所述慢写索引逻辑模块的时钟周期与所述慢时钟域的慢时钟周期相同，所述快读索引逻辑模块的时钟周期与所述快时钟域的快时钟周期相同；
所述慢写索引逻辑模块用于根据所述慢时钟周期，向所述缓存器写入第二指针；
所述快读索引逻辑模块用于根据所述快时钟周期和慢时钟周期确定读出时刻，并在所述读出时刻从所述缓存器读取第二指针；
其中，所述读出时刻满足：使得同一第二指针从被所述慢写索引逻辑模块写入缓存器到被所述快读索引逻辑模块从缓存器读出的时间差为第二目标延迟时间。
9.根据权利要求8所述的指针同步装置，其特征在于，所述快读索引逻辑模块用于根据所述快时钟周期和慢时钟周期确定读出时刻，并在所述读出时刻从所述缓存器读取第二指针，具体包括：
每经过一个快时钟周期，便令累计值减小该快时钟周期对应的数值，所述累计值的初始值为所述慢时钟周期对应的数值；
在所述累计值小于0时，从所述缓存器读取一个第二指针，并令所述累计值增加所述慢时钟周期对应的数值，所述累计值小于0时对应的时刻为所述读出时刻。
10.根据权利要求8所述的指针同步装置，其特征在于，所述缓存器包括预设数量个缓存空间，每个所述缓存空间用于存储一个指针；
所述慢写索引逻辑模块具体用于根据所述慢时钟周期，顺次向所述缓存器中的预设数量个缓存空间中的一个缓存空间写入第二指针；
所述读索引逻辑模块用于根据所述读出时刻，顺次从所述缓存器中的预设数量个缓存空间中的一个缓存空间读取第二指针。
11.根据权利要求10所述的指针同步装置，其特征在于，每个所述缓存空间具有对应的缓存地址，所述装置还包括：慢写索引信标模块、快读索引信标模块以及读相位跟踪模块，所述慢写索引信标模块、快读索引信标模块均与所述读相位跟踪模块连接，所述读相位跟踪模块还与所述快读索引逻辑模块连接；
所述慢写索引信标模块用于产生慢写信标信号，且在每当所述慢写索引逻辑模块向目标缓存地址对应的缓存空间写入N次第二指针时，令所述慢写信标信号发生翻转；
所述快读索引信标模块用于产生快读信标信号，且在每当所述快读索引逻辑模块从所述目标缓存地址对应的缓存空间读取N次第二指针时，令所述快读信标信号发生翻转；
所述读相位跟踪模块用于根据所述慢写信标信号和快读信标信号，产生读索引控制信号，并将所述读索引控制信号发送到所述快读索引逻辑模块，以使所述快读索引逻辑模块调整所述读出时刻。
12.根据权利要求11所述的指针同步装置，其特征在于，还包括M个数字触发器，所述M个数字触发器顺次连接于所述慢写索引信标模块与所述读相位跟踪模块之间，用于将所述慢写索引信标模块产生的慢写信标信号延迟M个快时钟周期后再传送给所述读相位跟踪模块，以实现所述慢写信标信号由慢时钟域同步到快时钟域。
13.根据权利要求12所述的指针同步装置，其特征在于，所述读相位跟踪模块用于根据所述慢写信标信号和快读信标信号，产生读索引控制信号，具体包括：
将所述快读信标信号延迟M个快时钟周期与所述第二目标延迟时间之差，得到延迟后的快读信标信号；
将所述延迟后的快读信标信号与所述延迟M个快时钟周期后的慢写信标信号进行比对；
若所述延迟后的快读信标信号的波形的翻转点...
【专利技术属性】
技术研发人员：陈佰儒，刘勋，
申请(专利权)人：海光信息技术有限公司，
类型：发明
国别省市：天津;12
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